KR19990074067A - 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 금속배선 형성과 동시에 제조가능함으로써 제조공정을 단순화시키기에 적당한 캐패시터 형성방법에 관한 것으로, 반도체기판의 소정 부분에 필드산화막에 의해 한정된 활성영역에 소오스 및 드레인인 불순물영역을 형성하는 공정과, 활성영역의 반도체기판에 불순물영역을 노출시키는 제 1접촉구를 갖는 제 1 절연층을 형성하는 공정과, 필드영역의 제 1절연층 상에 캐패시터의 하부전극과 활성영역의 제 1접촉구를 채우는 제 1금속배선을 동시에 형성하는 공정과, 제 1절연층 상에 하부전극을 노출시키도록 제 2 절연층을 형성하고 하부전극 상에 캐패시터의 유전층으로 사용되는 제 3 절연층을 순차적으로 형성하는 공정과, 활성영역의 제 3 및 제 2 절연층을 패터닝하여 제 1금속배선을 노출시키는 제 2접촉구를 형성하는 공정과, 제 2접촉구를 채우도록 텅스텐 플러그를 형성하는 공정과, 필드영역의 제 3 절연층 상에 캐패시터의 상부전극을 형성하고 텅스텐 플러그와 접촉되어 전기적으로 연결되는 제 2금속배선을 동시에 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 캐패시터와 동시에 금속배선을 형성할 수 있기 때문에 공정절차가 간단하고 또한, 공정비용을 절감할 수 있다.
또한, 금속을 이용하여 캐패시터를 형성하기 때문에 다결정실리콘 캐패시터인 경우보다 잇점이 많다. 즉, 다결정실리콘 캐패시터의 하부전극에 발생할 수 있는 다결정실리콘 공핍층이 형성되지 않으므로 이에 따른 소자의 성능저하를 방지할 수 있고, 또한, 별도의 버퍼산화막을 제조하지 않아도 되는 잇점이 있다.
Description
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 금속배선 형성과 동시에 제조가능함으로써 제조공정을 단순화시키기에 적당한 캐패시터 형성방법에 관한 것이다.
도 1a 내지 도 1d 는 종래의 캐패시터 형성을 위한 제조공정도로, 게이트전극과 동시에 진행되는 캐패시터의 형성을 보인 것이다.
도 1a 와 같이, 반도체기판(100) 상에 소자의 필드영역(Ⅰ)과 활성영역(Ⅱ)을 정의하는 필드산화층(102)을 제조한다.
그리고, 활성영역(Ⅱ)을 산화시키어 버퍼산화막(도면에 도시되지 않음)을 형성하는 데, 이 버퍼산화막은 이 후에 진행될 하부전극 형성을 위한 다결정실리콘층 식각 과정에서 기판이 손상되는 것을 보호하기 위한 것이다.
다음에, 반도체기판(100) 상에 필드산화층(102)을 덮도록 불순물이 도핑된 제 1다결정실리콘층(104)을 적층한다. 이 후, 제 1다결정실리콘층(104)상에 포토레지스트를 도포한 후, 노광 및 현상하여 하부전극이 형성될 영역이 정의된 제 1마스크패턴(106)을 제조한다.
도 1b 와 같이, 제 1마스크패턴(106)을 식각 마스크로 제 1다결정실리콘층(104)을 일부 제거하여 하부전극(104a)을 형성한다. 이 때, 상술한 바와 같이, 제 1다결정실리콘층(104) 식각과정에서 기판 상에 버퍼산화막이 개재됨으로써 기판이 손상되지 않도록 보호해준다. 이 후, 제 1마스크패턴(106)을 제거한다.
그리고, 반도체기판(100)상에 하부전극(104a)을 덮도록 ONO층(Oxide/Nitride/Oxide layer)을 다층 적층함으로써 절연층(108)을 형성한다.
이 후, 절연층(108) 상에, 상술한 방법대로, 포토레지스트를 도포하고 노광 및 현상하여 하부전극(104a)와 대응되는 부위에 잔류되도록 패터닝된 제 2마스크패턴(111)을 제조한다.
도 1c 와 같이, 제 2마스크패턴(111)을 마스크로 절연층(108)을 일부 제거한다.
식각 과정에서, 절연층(108)은 하부전극(104a) 상에 잔류되고, 활성영역에는 잔류되지 않게 된다. 이 때, 잔류된 절연층(108-1)은 이 후 캐패시터의 유전체층으로 사용된다. 다음에, 제 2마스크패턴(111)을 제거한다.
이 후, 도면에 도시되지는 않았지만, 할성영역(Ⅱ)에 게이트절연층을 형성한다.
도 1c 와 같이, 상기 구조 전면에 불순물이 도핑된 제 2다결정실리콘층(110)을 형성한 후, 그 상부에 포토레지스트를 도포하고 노광 및 현상하여 필드영역(Ⅰ)에는 유전체층(108-1)과 대응된 부위 및 활성영역(Ⅱ)에는 게이트전극이 형성될 부위가 정의된 제 3마스크패턴(112)을 제조한다.
도 1d 와 같이, 제 3마스크패턴(112)을 식각 마스크로 제 2다결정실리콘층(110)을 일부 제거함으로써 필드영역(Ⅰ)에 캐패시터의 상부전극(110a)이 형성되고, 활성영역(Ⅱ)에 게이트전극(110b)이 형성된다. 이 후, 제 3마스크패턴(112)을 제거한다.
따라서, 종래에는 게이트전극 형성을 위한 다결정실리콘층 증착 및 식각과정을 통해 게이트전극 뿐만 아니라 캐패시터의 하부전극을 동시에 형성했었다.
이 후, 도면에는 도시되지는 않았지만, 게이트전극을 마스크로 기판 양측에 불순물이온을 주입함으로써 소오스/드레인영역인 불순물영역을 형성한다. 그리고 반도체기판 상에 캐패시터의 상부전극 및 게이트전극을 덮되, 불순물영역을 노출시키는 콘택홀을 갖는 절연층을 형성한다. 다음에, 상술한 콘택홀 상에 불순물영역과 접촉되도록 금속을 채워 금속배선을 형성한다.
그러나, 종래의 기술에서는 캐패시터의 하부전극 형성용 다결정실리콘층 식각 시 식각으로 인한 손상으로 부터 활성영역을 보호하기 위해서 별도의 버퍼산화막을 형성해야 했었다.
따라서, 캐패시터의 하부전극 형성을 위한 제 1다결정실리콘층 증착하기 전에 게이트 형성영역의 기판을 산화시키어 버퍼산화막을 형성하여야 하고, 또한, 게이트전극 및 캐패시터의 하부 및 상부전극 형성 후 금속배선 형성공정이 진행되므로, 그에 따른 공정 절차가 복잡해졌다. 그리고, 캐패시터의 하부 및 상부전극으로 다결정실리콘을 사용함으로써, 전계를 가할 시에 도핑된 불순물이 공핍(depletion)됨에 따라, 소자특성이 저하되는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 공정을 단순화시킬 수 있는 캐패시터 형성방법을 제공하려는 것이다.
따라서, 본 발명의 캐패시터 형성방법은 반도체기판의 소정 부분에 필드산화막에 의해 한정된 활성영역에 소오스 및 드레인인 불순물영역을 형성하는 공정과, 활성영역의 반도체기판에 불순물영역을 노출시키는 제 1접촉구를 갖는 제 1 절연층을 형성하는 공정과, 필드영역의 제 1절연층 상에 캐패시터의 하부전극과 활성영역의 제 1접촉구를 채우는 제 1금속배선을 동시에 형성하는 공정과, 제 1절연층 상에 하부전극을 노출시키도록 제 2 절연층을 형성하고 하부전극 상에 캐패시터의 유전층으로 사용되는 제 3 절연층을 순차적으로 형성하는 공정과, 활성영역의 제 3 및 제 2 절연층을 패터닝하여 제 1금속배선을 노출시키는 제 2접촉구를 형성하는 공정과, 제 2접촉구를 채우도록 텅스텐 플러그를 형성하는 공정과, 필드영역의 제 3 절연층 상에 캐패시터의 상부전극을 형성하고 텅스텐 플러그와 접촉되어 전기적으로 연결되는 제 2금속배선을 동시에 형성하는 공정을 구비한 것을 특징으로 한다.
도 1a 내지 도 1d 는 게이트전극 형성용 다결정실리콘층 증착 및 식각과정을 통해 게이트전극과 동시에 진행되는 종래기술의 캐패시터 제조를 보이기 위한 공정단면도이고,
도 2a 내지 도 2e 는 MIM(Metal-Insulator-Metal)을 이용하여 금속배선 형성과 동시에 진행되는 본 발명의 캐패시터 제조를 보이기 위한 공정단면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 필드산화막
104a, 204a. 하부전극 110a, 210a. 상부전극
110b, 210b. 게이트전극 206b, 218b. 금속배선
108, 204, 210, 214. 절연층
106, 111, 112, 208, 212, 216, 222, 마스크패턴
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2e 는 MIM(Metal-Insulator-Metal)을 이용하여 본 발명의 캐패시터 형성을 보인 공정단면도이다.
도 2a 와 같이, 반도체기판(200) 상에 소자의 활성영역 및 격리영역을 정의하는 필드산화막(202)을 형성한 후, 소자의 활성영역 상에 게이트절연층(도면에 도시되지 않음)을 개재시키어 다결정실리콘인 게이트전극(210b)을 형성한다.
그리고, 게이트전극(210b)을 이온 블로킹 마스크로 하여 기판 양측에 고농도의 불순물이온을 주입함으로써 소오스/드레인인 고농도의 불순물영역(ι)을 형성한다.
다음에, 반도체기판(200)상에 필드산화막(202) 및 게이트전극(210b)을 덮도록 BPSG(BoroPhosphoSilicate Glass) 등을 증착하여 불순물영역(ι)을 노출시키는 제 1접촉구(c1)을 갖는 제 1절연층(204)을 형성한다. 여기에서, 제 1절연층(204)은 기판과 이 후 공정에서 형성되는 제 1금속층 간의 절연을 위한 것으로, BPSG인 제 1절연층에 어닐링 공정을 진행시킴으로써 게더링효과를 갖는 데, 단차가 낮은 부위로 플로잉됨으로써 불순물이 게더링된다.
이 후, 제 1절연층(204) 상에 불순물영역(ι)과 접촉되도록 제 1금속층(206)을 형성한 후, 그 상부에 불순물영역(ι)과 대응된 부위를 덮고, 캐패시터의 하부전극이 정의되도록 패터닝된 제 1마스크패턴(208)을 제조한다.
도 2b 와 같이, 제 1마스크패턴(208)을 식각 마스크로 이용하여 제 1금속층(206)의 일부 를 제거함으로써 캐패시터의 하부전극(206a) 및 불순물영역(ι)과 연결된 제 1금속배선(206b)을 형성한다. 이 후, 제 1마스크패턴(208)을 제거한다.
상기 구조를 덮도록 TEOS(TetraEthyl OrthoSilicate) 또는 SOG(Spin On Glass) 등의 산화물을 증착하여 제 2절연층(210)을 형성한다. 이 제 2절연층(210)은 상술한 제 1금속층(206)과 이 후의 공정에서 형성될 제 2금속층 간을 절연시키고 단차가 진 표면을 평탄화하도록 하기 위한 것이다.
그리고, 제 2절연층(210) 상에 캐패시터의 하부전극의 일부가 노출되고 나머지 부위는 덮도록 패터닝된 제 2마스크패턴(212)을 제조한다.
도 2c 와 같이, 제 2마스크패턴(212)을 식각 마스크로 하여 제 2절연층(210)을 일부 제거한다. 이 후, 제 2마스크패턴(212)을 제거한다.
상기 구조 전면에 산화막/질화막 등을 다층 적층하여 제 3절연층(214)을 형성한다.
제 3절연층(214)은 PECVD(Palsma Enhanced Chemical Vapor Deposition)방법을 이용하여 산화막을 60∼ 80Å 정도의 두께로 형성하고, 그 상부에 질화막을 250 ∼ 350Å 정도의 두께로 형성한다. 그런 후, 통상의 방법대로, 포토레지스트를 이용하여 제 1금속배선(206b)과 대응되는 부위를 노출시키도록 패터닝된 제 3마스크패턴(216)을 제조한다.
도 2d 와 같이, 제 3마스크패턴(216)을 식각 마스크로 이용하여 제 3절연층(214) 및 제 2절연층(210)을 일부 제거함으로써 제 1금속배선(206b)을 노출시키는 제 2접촉구(c2)를 형성한다. 이 후, 제 3마스크패턴(216)을 제거한다.
다음에, 상기 구조 전면에 텅스텐을 증착한 후, 에치백함으로써 제 2접촉구(c2)를 채우는 텅스텐 플러그(w)를 형성한다.
그리고, 제 3절연층(214) 상에 텅스텐 플러그(w)를 덮도록 제 2금속층(218)을 형성한 후, 상술한 방법대로, 포토레지스트를 이용하여 캐패시터의 상부전극이 정의되고 제 1금속배선(206b)과 대응된 부위가 덮이도록 패터닝된 제 4마스크패턴(222)을 제조한다.
도 2e 와 같이, 제 4마스크패턴(222)을 식각 마스크로 이용하여 제 2금속층(218)을 일부 제거함으로써 캐패시터의 상부전극(218a) 및 텅스텐 플러그(w)와 연결되는 제 2금속배선(218b)를 형성한다. 이 후, 제 4마스크패턴(222)을 제거한다.
본 발명에서는 금속배선 형성을 위한 금속층 증착 및 식각 과정을 통해 금속배선 및 캐패시터의 하부 및 상부전극을 동시에 형성할 수 있다.
상술한 바와 같이, 본 발명에서는 금속배선 형성과 동시에 캐패시터를 제조할 수 있기 때문에 공정절차가 간단하고 또한, 공정비용을 절감할 수 있다.
또한, 금속을 이용하여 캐패시터를 형성하기 때문에 다결정실리콘 캐패시터인 경우보다 잇점이 많다. 즉, 다결정실리콘 캐패시터의 하부전극에 발생할 수 있는 다결정실리콘 공핍층이 형성되지 않으므로 이에 따른 소자의 성능저하를 방지할 수 있고, 또한, 별도의 버퍼산화막을 제조하지 않아도 되는 잇점이 있다.
Claims (2)
- 반도체기판의 소정 부분에 필드산화막에 의해 한정된 활성영역에 소오스 및 드레인인 불순물영역을 형성하는 공정과,상기 활성영역의 반도체기판에 상기 불순물영역을 노출시키는 제 1접촉구를 갖는 제 1 절연층을 형성하는 공정과,상기 필드영역의 상기 제 1절연층 상에 캐패시터의 하부전극과 상기 활성영역의 제 1접촉구를 채우는 제 1금속배선을 동시에 형성하는 공정과,상기 제 1절연층 상에 상기 하부전극을 노출시키도록 제 2 절연층을 형성하고 상기 하부전극 상에 캐패시터의 유전층으로 사용되는 제 3 절연층을 순차적으로 형성하는 공정과,상기 활성영역의 상기 제 3 및 제 2 절연층을 패터닝하여 상기 제 1금속배선을 노출시키는 제 2접촉구를 형성하는 공정과,상기 제 2접촉구를 채우도록 텅스텐 플러그를 형성하는 공정과,상기 필드영역의 상기 제 3 절연층 상에 캐패시터의 상부전극을 형성하고 상기 텅스텐 플러그와 접촉되어 전기적으로 연결되는 제 2금속배선을 동시에 형성하는 공정을 구비한 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 3절연층은 산화막과 질화막을 적층하여 형성한 것이 특징인 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007424A KR19990074067A (ko) | 1998-03-06 | 1998-03-06 | 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007424A KR19990074067A (ko) | 1998-03-06 | 1998-03-06 | 캐패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990074067A true KR19990074067A (ko) | 1999-10-05 |
Family
ID=65909186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980007424A KR19990074067A (ko) | 1998-03-06 | 1998-03-06 | 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990074067A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
| KR100344842B1 (ko) * | 2000-09-28 | 2002-07-20 | 주식회사 하이닉스반도체 | 엠아이엠(ｍｉｍ) 캐패시터 형성 방법 |
-
1998
- 1998-03-06 KR KR1019980007424A patent/KR19990074067A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344842B1 (ko) * | 2000-09-28 | 2002-07-20 | 주식회사 하이닉스반도체 | 엠아이엠(ｍｉｍ) 캐패시터 형성 방법 |
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
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