KR20050070799A - 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation, 이하 STI) 영역의 절연막을 제거한 후, 이곳에 캐패시터를 제조하여 층간절연막이 두꺼워지는 문제점을 해결하기 위한 캐패시터 제조방법에 관한 것이다.
본 발명의 상기 목적은 캐패시터 제조방법에 있어서, 기판상의 소정 영역에 STI를 형성하는 단계; PIP가 형성될 영역의 STI를 제거하는 단계; 상기 기판상에 게이트 절연막, 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계 및 상기 기판상에 제 1 절연막, 제 2 폴리 실리콘을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법에 의해 달성된다.
따라서, 본 발명의 캐패시터 제조방법은 게이트 및 PIP 캐패시터를 형성하기 이전에 STI의 절연막을 제거한 후 상기 지역에 캐패시터를 형성함으로써 PIP로 인한 두께 증가를 방지하고 고용량의 캐패시터를 제공할 수 있다. 또한 제 1 폴리 실리콘과 제 2 폴리 실리콘이 캐패시터를 형성하고, 제 1 폴리 실리콘과 하부 기판이 캐패시터를 형성함으로써 기존의 캐패시터 보다 두배 이상의 용량을 확보할 수 있는 효과가 있다.
Description
본 발명은 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation, 이하 STI) 영역의 절연막을 제거한 후, 이곳에 캐패시터를 제조하여 층간절연막이 두꺼워지는 문제점을 해결하기 위한 캐패시터 제조방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 PIP(Poly-Insulator-Poly) 캐패시터와 게이트를 병행하여 제조하는 공정 단면도이다.
먼저, 도 1a를 참조하면, 상기 반도체 소자는 기판(10)상에 소자 간의 절연을 위한 필드 산화막(Field Oxide)(11)과 게이트 산화막(12)이 형성된 반도체 기판 위에 게이트 전극 및 PIP 캐패시터의 하부 전극으로 사용하는 제1폴리 실리콘(13)을 증착 및 도핑한다.
다음, 도 1b에 도시된 바와 같이, 마스크를 이용하여 선택적 건식 식각 공정을 이용하여 게이트 산화막(12) 위에 게이트 전극(14)을 형성하고, 필드 산화막 위에 PIP 캐패시터의 하부 전극(15)을 형성한다.
다음, 도 1c를 참조하면, 게이트 전극 및 제1폴리 실리콘이 형성된 기판 상에 절연막(16)을 증착한다. 예컨대, 절연막은 산화막(SiO2)을 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD) 공정을 통해 증착한다.
다음, 도 1d를 참조하면, PIP 캐패시터의 상부 전극(17)으로 제2폴리 실리콘을 증착한다.
다음, 도 1e를 참조하면, PIP 캐패시터의 상부 전극을 마스크를 이용하여 선택적 건식 식각 공정을 통해 형성한다. 이때, 제2폴리 실리콘으로 형성된 PIP 캐패시터의 상부 전극(18)의 하단에는 산화막이 남게 되며, 나머지 부분은 건식 식각에 의하여 제거된다.
다음, 도 1f를 참조하면, MOS 트랜지스터의 소오스/드레인을 이온 주입 공정을 통해 형성하고 금속 배선의 절연을 위한 TEOS(Tetra-Ethyl-Ortho-Silicate, 이하 TEOS) 막과 BPSG(Boro-Phosphor-Silicate Glass, 이하 BPSG) 막을 CVD(Chemical Vapor Deposition, 이하 CVD) 공정을 통해 형성한다. 그리고 금속 배선과 소오스와 드레인 및 PIP 캐패시터의 하부 전극, 상부 전극을 연결하기 위하여 콘택 홀을 형성하고, 금속으로 매립하여 콘택 플러그(19)를 형성한다. 한국 공개특허 제2003-0072111호는 필드 옥사이드상에 PIP 캐패시터를 형성하는 것으로서, 게이트 및 캐패시터의 폴리 실리콘에 POCl3 또는 인(P)을 이온 주입하여 RC(Resister Condenser, 이하 RC) 딜레이 및 게이트 쉬트(Sheet) 저항 성분을 줄이는 기술을 소개하고 있다. 그리고, 한국 공개특허 제2002-0030420호는 캐패시터의 하부 전극은 실리콘 및 실리사이드막으로 형성하고 상부 전극은 금속으로 형성함으로써 캐패시터의 선형 특성을 향상시킨 기술을 소개하고 있다. 또한, 미합중국 등록특허 제6,492,224호는 STI의 절연막을 식각하여 트렌치를 형성한 후 폴리 실리콘을 채워 넣음으로써, 캐패시터의 하부 전극을 형성하는 기술을 소개하였다.
그러나, 상기와 같은 종래의 PIP 캐패시터 및 MOS 트랜지스터의 제조 방법은 필드 옥사이드나 STI의 상부에 형성되고, 같은 실리콘층을 이용하여 게이트 및 캐패시터의 하부 실리콘을 형성함으로써, 게이트와 캐패시터의 단차가 발생하여 콘택 플러그 형성시 플라즈마 데미지가 발생하는 문제점과 층간절연막이 두꺼워지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 및 PIP 캐패시터를 형성하기 이전에 STI의 절연막을 제거한 후 상기 지역에 캐패시터를 형성함으로써 PIP로 인한 두께 증가를 방지하고 고용량의 캐패시터를 제공할 수 있는 캐패시터 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 캐패시터 제조방법에 있어서, 기판상의 소정 영역에 STI를 형성하는 단계; PIP가 형성될 영역의 STI를 제거하는 단계; 상기 기판상에 게이트 절연막, 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계 및 상기 기판상에 제 1 절연막, 제 2 폴리 실리콘을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 제조방법의 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(21)에 소자간의 절연을 위한 STI(22)를 형성한다. 반도체 기판의 소정영역에 소자분리를 위한 STI를 형성한다. 이어서, 상기 반도체 기판 내에 도전성 우물(conductive well)을 형성하고, 소자의 문턱전압을 조절하기 위한 불순물 주입공정을 실시한다. 상기 STI의 일부 상부에 캐패시터가 형성되므로 캐패시터가 형성되는 STI 영역은 충분히 너비가 넓어야 한다.
다음, 도 2b에 도시된 바와 같이, STI를 제거한다. 상기 STI가 형성된 기판에 포토레지스트(23)를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 PIP가 형성될 STI 영역이 드러나도록 패터닝한다. 이어 습식 식각으로 상기 STI 영역을 제거하고, 상기 포토레지스트 패턴을 제거한다.
다음, 도 2c에 도시된 바와 같이, 게이트 절연막(24)과 제 1 폴리 실리콘(25)을 형성한다. PIP가 형성될 영역의 STI를 제거한 기판에 게이트 절연막을 형성하고, 상기 게이트 절연막의 상부에 제 1 폴리 실리콘을 형성한 후 패터닝한다. 상기 게이트 절연막은 STI가 형성되지 않은 실리콘 기판의 표면에 열산화 공정으로 형성하는 것이 바람직하다.
다음, 도 2d에 도시된 바와 같이, 제 1 절연막(26)과 제 2 폴리 실리콘(27)을 형성한다. 상기 제 1 폴리 실리콘의 상부에 캐패시터의 유전체로서 제 1 절연막을 형성하고, 상기 제 1 절연막의 상부에 제 2 절연막을 형성하고 상기 제 2 폴리 실리콘과 상기 제 1 절연막을 패터닝한다. 상기 제1절연막은 식각되어 PIP의 유전체를 형성하므로, 산화막/질화막/산화막의 ONO 구조가 적합하나, 필요에 따라서는 전이원소와 희토류원소의 산화물 및 BaTiO3, PbTiO3 및 SrTiO3 등과 같은 강유전체 그룹을 사용하여도 무방하다. 상기 제 2 폴리 실리콘을 패터닝시 트랜지스터의 게이트(27a)도 동시에 패터닝한다.
상기 제 1 폴리 실리콘을 패터닝시 기판의 높이와 같이 패터닝 후 상기 제 2 폴리 실리콘을 증착하면 캐패시터의 상부전극과 게이트 전극을 동시에 형성할 수 있을 뿐만 아니라 후속 공정에서 콘택 플러그를 형성시에도 미스 콘택을 줄일 수 있다.
상기 형성된 STI 트렌치, 제 2 폴리 실리콘으로 형성된 캐패시터 전극 및 제 1 폴리 실리콘으로 형성된 캐패시터 전극은 반도체 소자의 집적도, 캐패시터의 용량(캐패시터의 용량은 전극사이의 접촉 면적에 좌우되므로 접촉 면적은 넓을수록 좋음) 및 전극들의 콘택 플러그 형성 마진을 고려하여 결정하는 것이 바람직하다.
다음, 도 2e에 도시된 바와 같이, 층간 절연막(28)을 형성한 후 콘택 플러그(29)를 형성한다. 캐패시터가 완성된 기판의 상부에 층간 절연막을 증착한 후 상기 층간 절연막을 패터닝하여 콘택홀을 형성한다. 이후 상기 기판에 금속층을 증착후 평탄화하여 콘택 플러그를 형성한다. 상기 층간절연막을 패터닝시 캐패시터 전극을 연결하는 콘택 플러그와 트랜지스터의 콘택 플러그를 동시에 고려하여 패터닝한다.
상기와 같이 형성된 캐패시터는 제 1 폴리 실리콘과 제 2 폴리 실리콘이 캐패시터를 형성하고, 제 1 폴리 실리콘과 하부 기판이 캐패시터를 형성함으로써 기존의 캐패시터보다 두배 이상의 용량을 확보할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 캐패시터 제조방법은 게이트 및 PIP 캐패시터를 형성하기 이전에 STI의 절연막을 제거한 후 상기 지역에 캐패시터를 형성함으로써 PIP로 인한 두께 증가를 방지하고 고용량의 캐패시터를 제공할 수 있다. 또한 제 1 폴리 실리콘과 제 2 폴리 실리콘이 캐패시터를 형성하고, 제 1 폴리 실리콘과 하부 기판이 캐패시터를 형성함으로써 기존의 캐패시터 보다 두배 이상의 용량을 확보할 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래기술에 의한 캐패시터 제조방법의 공정단면도.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 제조방법의 공정단면도.
Claims (5)
- 캐패시터 제조방법에 있어서,기판상의 소정 영역에 STI를 형성하는 단계;PIP가 형성될 영역의 STI를 제거하는 단계;상기 기판상에 게이트 절연막, 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계; 및상기 기판상에 제 1 절연막, 제 2 폴리 실리콘을 형성하고 패터닝하는 단계;를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 1 폴리 실리콘은 기판의 높이와 같게 형성하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 1 절연막은 산화막/질화막/산화막, 전이원소 산화물, 희토류원소 산화물, BaTiO3, PbTiO3 및 SrTiO3 중 어느 하나를 사용함을 특징으로 하는 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 2 폴리 실리콘을 패터닝시 캐패시터 전극과 게이트 전극을 동시에 형성하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 1 폴리 실리콘과 제 2 폴리 실리콘이 캐패시터를 형성하고, 상기 제 1 폴리 실리콘과 하부 기판이 캐패시터를 형성하여 두 개의 캐패시터를 동시에 형성하는 것을 특징으로 하는 캐패시터 제조방법.
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