KR20100076256A - Ｐｉｐ 커패시터의 제조 방법 - Google Patents

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Abstract

PIP 커패시터 제조 방법이 제공된다. 상기 PIP 커패시터 제조 방법은 소자 분리 영역 및 액티브 영역을 정의하는 필드 산화막을 실리콘 기판 상에 형성하는 단계, 상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극을 형성하는 단계, 산화 공정을 수행하여 상기 불순물이 도핑된 하부 폴리 전극의 상부 및 측벽에 제1 산화막을 형성함과 동시에 상기 액티브 영역의 실리콘 기판 상에 제2 산화막을 성장시키는 게이트 산화 공정 단계, 및 상기 제1 산화막의 일 영역 상에 상부 폴리 전극을 형성함과 동시에 상기 제2 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.
PIP(Polysilicon-Insulator-Polysilicon) 커패시터

Description

ＰＩＰ 커패시터의 제조 방법{Method of manufacturing a Polysilicon-Insulator-Polysilicon}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 PIP 커패시터의 제조 방법에 관한 것이다.
PIP(Polysilicon-Insulator-Polysilicon) 커패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며, 하부 전극과 상부 전극이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리 실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 커패시터의 전극을 함께 제조할 수 있는 특징이 있다. 이러한 특징에 의해 대용량의 커패시턴스를 요구하는 디바이스의 경우 PIP 커패시터가 주로 사용된다.
PIP 커패시터는 절연물로 ONO(oxide-nitride-oxide)를 사용하는 구조와 산화막을 사용하는 구조로 나뉠 수 있다.
도 1은 ONO(oxide-nitride-oxide)를 사용하는 구조의 PIP 커패시터의 단면도를 나타낸다. 도 1을 참조하면, ONO(oxide-nitride-oxide)를 사용하는 구조의 PIP 커패시터는 기판(110) 상에 형성된 필드 산화막(120) 상에 형성되는 하부 폴리 전 극(122), ONO막(132,134,136), 및 상부 폴리 전극(140)을 포함한다. 상기 하부 폴리 전극(122) 형성시 필드 산화막(120) 상에 폴리 저항(124)이 동시에 형성되고, 상기 상부 폴리 전극은 액티브 영역의 게이트 전극(145)과 동시에 형성된다.
상기 PIP 커패시터의 커패시턴스는 형성되는 나이트 라이드(134)의 두께에 의해 결정되는데, 이때 형성되는 나이트 라이드(134)의 두께가 두꺼운 경우 ONO층(130)을 식각하는 후속 식각 공정시 PIP 커패시터의 하부 폴리 전극(122) 상에 나이트라이드가 일부 잔류하여 후속하는 실리사이드 공정에서 실리사이드 공정에서 실리사이드(154)가 하부 폴리 전극(122)에 형성되지 못할 수 있다. 상기 실리사이드(154)는 절연층(160)을 관통하여 형성되는 콘택(170)과 옴 접촉을 한다.
도 2는 산화막을 사용하는 구조의 PIP 커패시터의 단면도를 나타낸다. 도 2를 참조하면, 상기 PIP 커패시터는 실리콘 기판(210) 상에 형성된 필드 산화막(220) 상에 형성되는 하부 폴리 전극(232), 폴리 산화막(240)과 게이트 산화막(250), 상부 폴리 전극(260)을 포함한다. 상기 하부 폴리 전극(232) 형성시 필드 산화막(220) 상에 폴리 저항(234)이 동시에 형성되고, 상기 상부 폴리 전극(260)은 액티브 영역의 게이트 전극(262)과 동시에 형성될 수 있다.
산화막을 사용하는 구조의 PIP 커패시터의 절연물인 산화막의 두께는 하부 폴리 전극(232) 상에 제1 산화막(240)을 성장시키는 폴리 산화 공정, 액티브 영역 상의 실리콘 기판(210)에 게이트 산화막(250)을 형성하기 위한 게이트 산화막 형성 공정, 및 게이트 산화막 공정 전에 상기 폴리 산화 공정시 액티브 영역 상에도 형성되는 제1 산화막(240)을 제거하는 세정 공정의 수행에 의해 결정된다.
이와 같이 하부 폴리 전극(232)에 산화막의 두께를 맞추기 위하여 폴리 산화 공정 및 게이트 산화 공정의 두 차례 산화 공정을 수행하여야 한다. 상기 게이트 산화 공정 전에 상기 액티브 영역 상에 형성되는 제1 산화막(240)을 제거하기 위한 세정 공정에 의하여 액티브 영역 상에 형성되는 트랜지스터의 균일성(uniformity)가 나빠질 수 있다. 또한 두 차례의 산화 공정을 진행하는 동안 산화막 성장에 필요한 실리콘의 손실(loss) 양도 증가하여 하부 폴리 전극(232)의 두께가 낮아질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 균일성, 안정된 실리사이드의 형성 및 안정적인 하부 전극 폴리의 두께를 확보할 수 있고, 세정공정 및 퍼니스 공정을 줄여 생산성을 향상할 수 있는 PIP 커패시터 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 PIP 커패시터 제조 방법은 소자 분리 영역 및 액티브 영역을 정의하는 필드 산화막을 실리콘 기판 상에 형성하는 단계, 상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극을 형성하는 단계, 산화 공정을 수행하여 상기 불순물이 도핑된 하부 폴리 전극의 상부 및 측벽에 제1 산화막을 형성함과 동시에 상기 액티브 영역의 실리콘 기판 상에 제2 산화막을 성장시키는 게이트 산화 공정 단계, 및 상기 제1 산화막의 일 영역 상에 상부 폴리 전극을 형성함과 동시에 상기 제2 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 소자 분리 영역 및 액티브 영역을 정의하는 필드 산화막을 실리콘 기판 상에 형성하는 단계, 상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극 및 폴리 저항을 형성하는 단계, 산화 공정을 수행하여 상기 불순물이 도핑된 하부 폴리 전극의 상부와 측벽, 상기 폴리 저항 각각의 상부와 측벽, 및 상기 액티브 영역의 실리콘 기판 상에 동시에 산화막을 성장시키는 게이트 산화 공정 단계, 및 상기 하부 폴리 전극 상에 형성되는 산화막의 일 영역 상에 상부 폴리 전극을 형성함과 동시에 상기 액티브 영역 상의 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 PIP 커패시터 제조 방법은 하부 폴리 전극의 도핑 농도만을 증가하여 게이트 산화막과 PIP 커패시터의 절연막인 산화막을 동시에 형성함으로써 트랜지스터의 균일성, 안정된 실리사이드의 형성 및 안정적인 하부 전극 폴리의 두께를 확보할 수 있고, 세정공정 및 퍼니스 공정을 줄여 생산성을 향상할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 PIP 커패시터 제조 방법을 나타내는 공정 단면도이다.
먼저 도 3a에 도시된 바와 같이, 반도체 기판(310), 예컨대, 실리콘 기판 상에 소자 분리 영역과 액티브 영역(active region)을 정의하는 필드 산화막(315)을 형성한다. 상기 필드 산화막은 R-LOCOS(Recessed-Local Oxidation of Silicon) 방식에 의해 형성될 수 있다.
이어서 필드 산화막(315)이 형성된 실리콘 기판(310) 전면에 제1 폴리 실리콘(320)을 을 형성한다. 상기 제1 폴리 실리콘(320)은 CVD(Chemical Vapor Deposition)에 의하여 형성될 수 있다.
다음으로 도 3b에 도시된 바와 같이, 포토리쏘그라피(photolithography) 공정을 수행하여 상기 제1 폴리 실리콘(320) 상에 제1 포토레지스트 패턴(325)을 형성한다.
상기 제1 포토레지스트 패턴(325)은 상기 필드 산화막(315)에 형성될 PIP 커패시터의 하부 폴리 전극에 대응하는 제1 폴리 실리콘(320)의 일부분을 노출시키도록 패터닝된다.
상기 제1 포토레지스트 패턴(325)을 마스크로 이용하여 노출된 제1 폴리 실리콘(320)에 불순물 이온(예컨대, Phosporus)을 임플란트한다.
다음으로 도 3c에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(325)을 애싱(ashing) 또는 스트리핑(stripping) 공정을 수행하여 제거한다. 그리고 상기 불순물 이온이 임플란트된 제1 폴리 실리콘(320) 상에 제2 포토레지스트 패턴(335)을 형성한다. 상기 제2 포토레지스트 패턴(325)은 제1 폴리 실리콘(320)에서 불순물 이온이 임플란트된 영역(330) 및 상기 필드 산화막(315)에 형성될 폴리 저항에 대응하는 제1 폴리 실리콘(320)의 다른 일부분을 덮고, 나머지 영역은 노출되도록 형성될 수 있다.
다음으로 도 3d에 도시된 바와 같이, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 제1 폴리 실리콘(320)을 식각하여 하부 폴리 전극(342) 및 폴리 저항(344)을 형성한다. 상기 식각 공정을 통하여 실리콘 기판(310)의 액티브 영역은 노출된다.
다음으로 도 3e에 도시된 바와 같이, 하부 폴리 전극(342) 및 폴리 저항(344)이 형성된 실리콘 기판에 대하여 산화 공정을 수행한다. 상기 산화 공정은 열산화 공정으로 상기 하부 폴리 전극(342) 및 상기 폴리 저항(344) 각각의 상부 및 측벽과 노출된 실리콘 기판 상에 산화막이 성장된다.
이때 상기 하부 폴리 전극의 상부 및 측벽에 형성되는 산화막을 제1 산화막(352)이라 하고, 상기 폴리 저항(344)의 상부 및 측벽에 형성되는 산화막을 제2 산화막(354)이라 하고, 상기 실리콘 기판의 액티브 영역 상에 형성되는 산화막을 제3 산화막(356)이라 한다.
열산화 공정에 의하여 성장되는 산화막의 두께는 폴리 실리콘에 도핑된 불순물 농도가 증가할수록 증가한다. 상기 하부 폴리 전극(342)은 도 3b에 도시된 바와 같이, 인과 같은 불순물 이온이 임플란트되어 불순물의 도핑 농도가 상기 폴리 저항 및 실리콘 기판에 비하여 높다.
따라서 상기 열산화 공정에 의하여 성장하는 제1 산화막(352)의 두께는 상기 제2 산화막(354) 및 상기 제3 산화막(356)의 두께보다 크다. 예컨대, 상기 열산화 공정을 통하여 상기 제1 산화막(352)은 500 ~ 600Å까지 성장하는 반면에, 상기 제2 산화막(354) 및 제3 산화막(356)은 100~200 Å까지 성장할 수 있다. 상기 제3 산화막(356)은 추후에 형성될 게이트 전극과의 관계에서 게이트 산화막의 역할을 한다. 이하 상기 열산화 공정을 게이트 산화 공정이라 한다.
다음으로 도 3f에 도시된 바와 같이, 상기 게이트 산화 공정에 의해 성장된 산화막(352, 354, 356) 전면에 제2 폴리 실리콘(미도시)을 형성하고, 상기 제2 폴리 실리콘을 포토 및 식각 공정을 통하여 패터닝하여 상기 제1 산화막(352)의 상부 일 영역에 상부 폴리 전극(362)을 형성함과 동시에 상기 제3 산화막(356) 상에 게이트 전극(364)을 형성한다.
다음으로 도 3e에 도시된 바와 같이, 상기 제1 산화막(352)의 다른 일 영역 및 상기 제2 산화막(354)의 일 영역을 선택적으로 식각하여 하부 폴리 전극(342)의 일부 및 폴리 저항(344)의 일부를 노출시킨다.
이어서 실리사이드화 공정을 수행하여 상기 상부 폴리 전극(362)의 일부 및 상기 노출된 하부 폴리 전극의 일부 및 상기 폴리 저항의 일부에 실리사이드(silicide, 370)를 형성한다.
이어서 실리사이드(370)가 형성된 실리콘 기판(310) 전면에 절연막(380)을 형성하고, 상기 절연막(380)을 관통하여 상기 실리사이드(370)와 접촉하는 콘택(382)을 형성한다.
본원 발명의 실시 예에 따른 PIP 커패시터 제조 방법은 하부 폴리 전극(342) 형성 후 상기 하부 폴리 전극 상부 및 상기 액티브 영역 상에 동시에 산화막을 형성함으로써 PIP 커패시터의 절연층 및 게이트 산화막을 단 한번의 산화 공정을 통하여 형성한다. 따라서 PIP 커패시터의 절연층 형성을 위한 폴리 산화 공정 및 게이트 산화막 형성을 위한 산화 공정이 별도로 이루어지는 것이 아니라 동시에 형성됨으로써 폴리 산화 공정시 형성되는 액티브 영역의 산화막을 제거하기 위한 과도한 클리닝 공정이 필요하지 않게 되어 트랜지스터의 균일성(uniformity)를 개선할 수 있다.
또한 PIP 커패시터의 절연층을 ONO가 아닌 산화 공정을 이용한 산화막을 사용함으로써 나이트라이드 잔류물에 의하여 후속 실리사이드 형성시 실리사이드가 형성되지 않는 문제점을 개선할 수 있고, 단위 공정 중 공정 시간이 긴 퍼니스(Furnace) 공정과 클리닝 공정을 각각 1 스텝씩 줄임으로써 생산성을 향상시킬 수 있다.
폴리 산화 공정을 진행하지 않고 게이트 산화 공정만을 통하여 PIP 커패시터의 절연층을 성장시킬 경우 폴리 산화 공정을 진행하였을 때에 비하여 PIP 커패시터의 절연층의 두께가 낮아지는 문제점이 생길 수 있다.
그러나 본원 발명의 실시 예에서는 임플란트 공정을 통하여 하부 폴리 전극에 불순물을 도핑함으로써, 상기 하부 폴리 전극 상에 원하는 두께의 산화막을 성장시켜 원하는 두께를 갖는 상기 PIP 커패시터의 절연층을 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 ONO(oxide-nitride-oxide)를 사용하는 구조의 PIP 커패시터의 단면도를 나타낸다.
도 2는 산화막을 사용하는 구조의 PIP 커패시터의 단면도를 나타낸다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 PIP 커패시터 제조 방법을 나타내는 공정 단면도이다.

Claims (8)

  1. 소자 분리 영역 및 액티브 영역을 정의하는 필드 산화막을 실리콘 기판 상에 형성하는 단계;
    상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극을 형성하는 단계;
    산화 공정을 수행하여 상기 불순물이 도핑된 하부 폴리 전극의 상부 및 측벽에 제1 산화막을 형성함과 동시에 상기 액티브 영역의 실리콘 기판 상에 제2 산화막을 성장시키는 게이트 산화 공정 단계; 및
    상기 제1 산화막의 일 영역 상에 상부 폴리 전극을 형성함과 동시에 상기 제2 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 불순물이 도핑된 하부 폴리 전극을 형성하는 단계는,
    상기 필드 산화막이 형성된 실리콘 기판 전면에 폴리 실리콘을 증착하는 단계;
    상기 폴리 실리콘의 일 영역에 불순물 이온을 주입하는 단계; 및
    상기 불순물 이온이 주입된 영역을 제외한 폴리 실리콘을 제거하여 상기 하부 폴리 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  3. 제1항에서, 상기 게이트 산화 공정 단계는,
    상기 산화 공정을 통하여 상기 제1 산화막은 제2 산화막보다 더 두껍게 성장하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 PIP 커패시터 제조 방법은,
    상기 제1 산화막의 다른 일 영역을 선택적으로 식각하여 하부 폴리 전극의 일부를 노출시키는 단계; 및
    실리사이드화 공정을 수행하여 상기 상부 폴리 전극의 일부 및 상기 노출된 하부 폴리 전극의 일부에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 제1 산화막의 두께는 상기 하부 폴리 전극에 도핑되는 불순물의 농도에 비례하여 증가하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  6. 소자 분리 영역 및 액티브 영역을 정의하는 필드 산화막을 실리콘 기판 상에 형성하는 단계;
    상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극 및 폴리 저항을 형성하는 단계;
    산화 공정을 수행하여 상기 불순물이 도핑된 하부 폴리 전극의 상부와 측벽, 상기 폴리 저항 각각의 상부와 측벽, 및 상기 액티브 영역의 실리콘 기판 상에 동시에 산화막을 성장시키는 게이트 산화 공정 단계; 및
    상기 하부 폴리 전극 상에 형성되는 산화막의 일 영역 상에 상부 폴리 전극을 형성함과 동시에 상기 액티브 영역 상의 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 필드 산화막 상에 불순물이 도핑된 하부 폴리 전극 및 폴리 저항을 형성하는 단계는,
    상기 필드 산화막이 형성된 실리콘 기판 전면에 폴리 실리콘을 증착하는 단계;
    상기 폴리 실리콘의 일 영역에 불순물 이온을 주입하는 단계; 및
    상기 불순물 이온이 주입된 영역에 대응하는 폴리 실리콘 및 상기 필드 산화막에 형성될 폴리 저항에 대응하는 폴리 실리콘을 제외한 나머지 폴리 실리콘을 제거하여 상기 하부 폴리 전극 및 상기 폴리 저항을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
  8. 제6항에 있어서,
    상기 하부 폴리 전극의 상부 및 측벽에 형성되는 산화막은 폴리 저항의 상부 및 측벽과 상기 액티브 영역 상에 형성되는 산화막보다 더 두껍게 성장하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
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