KR100903470B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 반응성 이온 식각(Reactive Ion Etching) 공정에서 발생되는 막 손실 및 반도체 소자의 전기적 특성 변화를 줄이기 위한 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 소자 분리막에 의해 소자 분리된 반도체 기판 상부에 게이트 절연막을 개재하여 형성되고 트렌치 형상으로 이루어진 게이트 전극, 반도체 기판 중 소자 분리막과 게이트 절연막 사이에 형성된 소스 영역 및 드레인 영역, 게이트 전극의 외측면에 형성된 스페이서, 반도체 기판 중 게이트 전극 및 스페이서의 외주연을 덮도록 형성되며 게이트 전극의 트렌치와 소스 영역 및 드레인 영역의 일부를 노출시키는 콘택홀을 갖는 층간 절연막, 콘택홀 내부 중 노출된 게이트 전극, 소스 영역 및 드레인 영역의 표면에 형성되는 살리사이드막 및 콘택홀 내부에 형성되어 게이트 전극과 소스 영역 및 드레인 영역에 전기적으로 연결되는 콘택플러그를 포함하여 이루어지는 반도체 소자를 개시한다.
게이트 전극, 반도체 소자, 살리사이드, 콘택플러그, 콘택홀
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 반응성 이온 식각(Reactive Ion Etching) 공정에서 발생되는 막 손실 및 반도체 소자의 전기적 특성 변화를 줄이기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 소자(Semiconductor Device)는 외부와의 전기적인 연결을 위하여 트랜지스터와 금속 배선 간에 콘택(contact)이 형성된다. 현재, 반도체 소자는 트랜지스터의 크기 및 금속 배선의 선폭이 줄어드는 추세에 있으며, 이에 따라 트랜지스터와 금속 배선을 전기적으로 연결하기 위한 콘택 기술이 다양하게 구현되고 있다.
종래의 반도체 소자는 트랜지스터의 크기가 축소되면서 게이트 전극, 소스 영역 및 드레인 영역을 포함한 전극 사이즈가 축소되어 금속 배선과의 콘택 저항이 증가되는 문제점이 있었다. 이를 해결하기 위하여 트랜지스터와 금속 배선 간의 콘택 부분에 낮은 비저항을 갖는 실리사이드(Silicide)를 형성하여 콘택 저항을 감소 시키는 방법이 개발되었다. 초기에는 게이트 전극에 실리사이드를 형성하는 공정과 소스 영역 및 드레인 영역에 실리사이드를 형성하는 공정이 각각 별도로 진행되었으나, 공정의 단순화 및 비용 절감 차원에서 게이트 전극과 소스 영역 및 드레인 영역에 동시에 실리사이드를 형성하는 살리사이드(Salicide : Self Aligned Silicide) 공정이 개발되었다. 이러한, 반도체 소자의 콘택은 실리사이드(또는 살리사이드)가 형성된 반도체 기판의 전면에 층간 절연막을 형성한 후, 이를 식각하여 이루어진 콘택홀에 도전 물질을 충진하는 방법을 통하여 완성된다.
한편, 상기 콘택홀은 반응성 이온 식각(Reactive Ion Etching : 이하, 'RIE'라 한다.) 방식으로 형성되는데, 이 과정에서 상기 실리사이드의 표면 일부가 함께 에칭됨으로써 손상되는 문제점이 있다. 이에 따라 게이트 전극, 소스 영역 및 드레인 영역에 형성된 실리사이드의 두께가 일정하지 않음으로써, 소자 특성이 변하는 문제가 있다. 다르게 표현하면, 아무리 선택비가 높은 가스를 사용한다고 해도, 스퍼터링에 의한 물리적 손상을 제거할 수는 없으며, 이에 따라 실리사이드의 두께 변화에 따른 저항에 변화가 생기기 때문에, 기술이 정교해질수록 원치 않은 많은 전류나 반응성 이온 식각의 손상으로 인한 누설 전류가 발생할 수 있다.
본 발명은 상술한 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은 반응성 이온 식각(Reactive Ion Etching) 공정에서 발생되는 막 손실 및 반도체 소자의 전기적 특성 변화를 줄이기 위한 반도체 소자 및 그의 제조 방법에 관한 것이 다.
본 발명에 의한 반도체 소자는 소자 분리막에 의해 소자 분리된 반도체 기판 상부에 게이트 절연막을 개재하여 형성되고 트렌치 형상으로 이루어진 게이트 전극, 상기 반도체 기판 중 상기 소자 분리막과 상기 게이트 절연막 사이에 형성된 소스 영역 및 드레인 영역, 상기 게이트 전극의 외측면에 형성된 스페이서, 상기 반도체 기판 중 상기 게이트 전극 및 상기 스페이서의 외주연을 덮도록 형성되며, 상기 게이트 전극의 트렌치와 상기 소스 영역 및 상기 드레인 영역의 일부를 노출시키는 콘택홀을 갖는 층간 절연막, 상기 콘택홀 내부 중, 노출된 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 표면에 형성되는 살리사이드막 및 상기 콘택홀 내부에 형성되어 상기 게이트 전극과 상기 소스 영역 및 상기 드레인 영역에 전기적으로 연결되는 콘택플러그를 포함하여 이루어질 수 있다.
또한, 본 발명에 의한 반도체 소자의 제조 방법은 소자 분리막, 게이트 절연막, 게이트 전극, 소스 및 드레인 영역 및 스페이서가 순차적으로 형성된 반도체 기판을 준비하는 반도체 기판 준비 단계, 상기 반도체 기판 중 상기 게이트 전극의 외주연을 덮는 층간 절연막을 증착하는 층간 절연막 증착 단계, 상기 층간 절연막을 식각하여 상기 게이트 전극과 상기 소스 영역 및 드레인 영역 각각을 노출시키는 콘택홀을 형성하는 콘택홀 형성 단계, 상기 콘택홀 하부 중 상기 층간 절연막에 의해 노출된 상기 게이트 전극과 상기 소스 영역 및 드레인 영역의 각 표면에 살리사이드막을 형성하는 살리사이드막 형성 단계 및 상기 콘택홀 각각에 도전 물질을 충진하여 콘택플러그를 형성하는 콘택플러그 형성 단계를 포함하며, 상기 콘택홀을 형성하는 단계는 상기 게이트 전극을 식각하는 단계를 더 포함하여 이루어질 수 있다. 이때, 상기 콘택홀을 형성 단계는 반응성 이온 식각(Reactive Ion Etching) 방식으로 이루어지며, 상기 게이트 전극은 내측면이 상기 콘택홀의 내벽과 동일한 면을 이루도록 식각될 수 있다. 또한, 상기 게이트 전극은 트렌치 형상으로 식각될 수 있다. 상기 게이트 전극에는 상기 트렌치의 내벽을 따라서 살리사이드막이 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 소자 및 그의 제조 방법에 따르면, 콘택홀이 형성된 이후에 살리사이드막이 형성됨으로써, 살리사이드막이 손상되는 요인이 제거되어 게이트 전극, 소스 영역 및 드레인 영역의 살리사이드막 두께가 균일해지고, 이에 따라 저항값이 감소함은 물론 소자 특성도 향상된다.
또한, 본 발명에 의한 반도체 소자 및 그의 제조 방법에 따르면 게이트 전극의 증착후 트렌치 형상으로 식각됨으로써, 게이트 전극의 저항이 감소되고, 게이트 전극의 상부에 존재하던 붕소(PMOS의 경우 이온 주입되는 붕소를 의미함)가 제거되어 채널 영역으로의 붕소 침투 현상이 방지된다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 소자 및 그의 제조 방법에 대해 상세히 설명하기로 한다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사 한 부분에 대해서는 유사한 도면 부호를 사용하여 설명하기로 한다.
먼저, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(100)는 반도체 기판(110), 반도체 기판(110)의 소자 분리 영역을 정의하는 소자 분리막(120), 반도체 기판(110) 상부에 형성되는 게이트 절연막(130), 게이트 절연막(130) 상부에 형성되는 게이트 전극(140), 게이트 전극(140)의 측벽에 형성되는 스페이서(150), 반도체 기판(110) 내부에 형성되는 소스 및 드레인 영역(160), 반도체 기판(110)을 전반적으로 덮는 층간 절연막(170), 층간 절연막(170)에 의해 노출된 게이트 전극(140) 및 소스 및 드레인 영역(160)에 형성되는 살리사이드막(180) 및 층간 절연막(170)을 관통하여 게이트 전극(140)과 소스 및 드레인 영역(160)에 전기적으로 연결되는 콘택플러그(190)를 포함하여 이루어질 수 있다.
상기 반도체 기판(110)은 반도체 소자(100)를 형성하기 위한 베이스 기판이다. 반도체 기판(110)은 실리콘 웨이퍼로 이루어지며, 실리콘 웨이퍼는 고순도의 실리콘(Silicon)을 성장시켜 단결정 규소봉(INGOT)을 형성한 후 절삭 및 연마 과정을 거쳐 형성될 수 있다.
상기 소자 분리막(120)은 반도체 기판(110)에 소자 분리 영역을 정의한다. 이러한 소자 분리막(120)은 반도체 기판(110)을 식각하여 트렌치(120a)를 형성하고 트렌치(120a)에 절연막을 매립한 후, 화학기계적 연마(Chemical Mechanical Polishing : CMP, 이하 CMP라 한다.) 과정을 통해서 평탄화될 수 있다.
상기 게이트 절연막(130)은 반도체 기판(110)의 상부 중 소자 영역에 형성될 수 있다. 게이트 절연막(130)은 열산화법 등으로 실리콘 표면에 산화층을 확산시키는 방법으로 형성될 수 있다. 도면에서 게이트 절연막(130)은 단층으로 형성되나, 본 발명에서 이를 한정하는 것은 아니며, 다층의 절연막 또는 산화막으로 형성될 수 있음은 물론이다.
상기 게이트 전극(140)은 반도체 기판(110) 상부에 게이트 절연막(130)을 개재하여 형성될 수 있다. 게이트 전극(140)은 다결정 실리콘(Poly Silicon)막을 증착한 이후에, 이온 주입을 통해서 불순물을 도핑한 후, 패터닝될 수 있다. 본 발명에 따르면, 게이트 전극(140)은 트렌치 형상으로 이루어질 수 있다. 게이트 전극(140)은 이하의 콘택플러그(180) 형성 과정에서 층간 절연막(170)과 함께 식각될 수 있다. 이때, 게이트 전극(140)은 게이트 절연막(130)이 손상되지 않을 정도의 최소한의 두께를 갖도록 형성된다.
상기 스페이서(150)는 게이트 전극(140)의 외측벽에 형성될 수 있다. 스페이서(150)는 게이트 전극(140)과 소스 및 드레인 영역(160) 간의 채널 간섭을 줄이기 위하여 형성된다. 이러한 스페이서(150)는 통상의 질화막(SiNx) 또는 산화막(SiOx) 등으로 이루어질 수 있다. 스페이서(150)는 질화막 또는 산화막을 저압화학기상 증착(LPCVD : Low Pressure Chemical Vapor Deposition) 방식으로 반도체 기판(110) 상에 증착한 후, RIE(Reactive Ion Etching) 방식을 이용한 에치백(etch back) 공 정 등으로 식각하는 방법으로 형성된다. 이에 따라, 스페이서(150)가 게이트 전극(140)의 측벽에 형성된다.
상기 소스 및 드레인 영역(160)은 반도체 기판(110) 중 소자 분리막(120)과 게이트 절연막(130) 사이에 형성된다. 소스 영역(161) 및 드레인 영역(162)은 반도체 기판(110) 내부에 불순물을 고농도로 이온 주입하여 형성된다. 이때, 게이트 전극(140) 및 스페이서(150)는 소스 영역(161) 및 드레인 영역(162)의 형성 시 마스크가 될 수 있다.
상기 층간 절연막(170, 또는 IMD : Inter Metal Dielectrics 라고 한다.)은 반도체 기판(110)의 전면을 덮도록 형성된다. 즉, 층간 절연막(170)은 반도체 기판(110) 중 게이트 전극(140) 및 스페이서(150)의 외주연을 덮도록 형성될 수 있다. 층간 절연막(170)은 게이트 전극(140) 및 소스 및 드레인 영역(160)의 일부를 노출하도록 형성되는 콘택홀(v1, v2, v3)들을 포함하여 이루어진다. 보다 상세하게 설명하면, 층간 절연막(170)은 게이트 전극(140)의 내부 표면을 노출시키는 게이트 콘택홀(v1), 소스 및 드레인 영역(160)의 표면을 노출시키는 소스 및 드레인 콘택홀(v2,v3)을 포함하여 이루어질 수 있다. 게이트 콘택홀(v1) 및 소스 및 드레인 콘택홀(v2,v3)은 각각 게이트 전극(140) 및 소스 및 드레인 영역(160)과 금속 배선(미도시)의 전기적인 연결을 위해 형성된다. 층간 절연막(170)은 통상의 산화막 및 질화막 등으로 형성될 수 있으며, 이들은 플라즈마를 이용한 화학기상증착(CVD : Chemical Vapor Deposition) 방식 등으로 반도체 기판(110)에 증착된다. 이때, 콘택홀(v1, v2, v3)들은 플라즈마를 이용한 건식 식각 방식인 RIE(Reactive Ion Etching) 방식으로 형성될 수 있다. 또한, 층간 절연막(170)은 CMP에 의해 평탄화될 수 있다. 그러나, 본 발명에서 층간 절연막(170)의 재질 및 형성 방법을 한정하는 것은 아니다.
상기 살리사이드막(180)은 콘택홀(v1, v2, v3) 내부에 형성된다. 즉, 살리사이드막(180)은 콘택홀(v1, v2, v3)에 의해 노출된 게이트 전극(140) 및 소스 및 드레인 영역(160) 각각의 표면에 형성될 수 있다. 살리사이드막(180)은 게이트 콘택홀(v1) 내부에 형성되는 제1 살리사이드막(181) 및 소스 및 드레인 콘택홀(v2, v3) 각각의 내부에 형성되는 제2 및 제3 살리사이드막(182, 183)을 포함하여 이루어질 수 있다. 각각의 살리사이드막(180)은 게이트 전극(140) 및 소스 및 드레인 영역(160)의 계면 저항을 낮추는 역할을 한다. 이러한 살리사이드막(180)은 실리콘 또는 다결정 실리콘과 반응하는 금속, 예를 들어 코발트(Co), 티타늄(Ti) 등을 층간 절연막(170) 전면에 걸쳐 증착한 후, 열처리하여 실리사이드 반응을 유도하여 형성될 수 있다. 이에 따라 콘택홀(v1, v2, v3)들에 의해 노출된 게이트 전극(140) 및 소스 및 드레인 영역(160) 표면에 균일한 두께의 살리사이드막(180)이 형성된다.
상기 콘택플러그(190)는 층간 절연막(170)에 형성된 콘택홀(v1, v2, v3) 내부에 형성될 수 있다. 즉, 콘택플러그(190)는 실질적으로 도전성 콘택플러그(190)이며, 살리사이드막(180)을 개재하여 게이트 전극(140) 및 소스 및 드레인 영역(160)과 전기적으로 연결된다. 본 발명에서 콘택플러그(190)는 게이트 콘택홀(v1) 내부에 형성된 게이트 콘택플러그(191) 및 소스 및 드레인 콘택홀(v2,v3) 내부에 형성된 소스 및 드레인 콘택플러그(192, 193)를 포함하여 이루어질 수 있다. 이러한, 콘택플러그(190)는 텅스텐(W) 등의 도전 물질을 CVD로 증착하는 방법으로 형성된다. 이때, 층간 절연막(170)의 표면에 형성된 콘택플러그(190)는 CMP로 평탄화된다.
상술한 본 발명의 일 실시예에 따르면, 반도체 소자(100)의 게이트 전극(140)이 트렌치 형상으로 이루어지며, 상대적으로 두께가 감소된다. 이에 따라, 게이트 전극(140)에 형성되는 제1 살리사이드막(181)의 면적이 트렌치 형상에 대응하는 만큼 넓게 형성되어 게이트 전극(140)의 저항이 감소된다. 또한, 게이트 전극(140)의 두께가 감소한 만큼 게이트 전극(140)의 상부에 존재하던 붕소가 제거된다. 이에 따라, 반도체 소자(100)의 제조 공정 중 게이트 전극(140)으로부터 반도체 기판(110)으로 붕소가 침투되는 현상을 줄일 수 있다. 또한, 붕소의 침투가 감소됨에 따라 반도체 소자(100)의 문턱 전압과 같은 전기적인 특성이 안정된다.
다음으로 본 발명에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다. 이하에서는 도 1에 도시된 반도체 소자(100)를 기준으로 그 제조 방법을 설명하기로 한다. 그러나 반도체 소자의 제조 방법을 이에 한정하는 것은 아니다.
도 2를 참조하면, 본 발명에 의한 반도체 소자의 제조 방법을 나타내는 플로우 차트가 도시되어 있고, 도 3a 내지 도 3e를 참조하면, 도 2의 플로우 차트에 따른 단계별 제조 방법이 도시되어 있다.
도 2에 도시된 바와 같이, 반도체 소자(100)의 제조 방법은 반도체 기판 준 비 단계(S1), 층간 절연막 증착 단계(S2), 콘택홀 형성 단계(S3), 살리사이드막 형성 단계(S4) 및 콘택플러그 형성 단계(S5)를 포함하여 이루어질 수 있다.
도 3a에 도시된 바와 같이, 반도체 기판 준비 단계(S1)는 게이트 전극(140) 및 소스 및 드레인 영역(160)이 형성된 반도체 기판(110)을 준비하는 단계이다. 먼저, 반도체 기판(110)은 트렌치(120a)를 갖는 소자 분리막(120)에 의해 소자 분리될 수 있다. 다음으로 반도체 기판(110)의 소자 영역에 게이트 절연막(130)을 개재한 게이트 전극(140)이 형성된다. 게이트 전극(140)은 다결정 실리콘막으로 이루어지며, 콘택홀 형성 단계(S3)에서 식각되어 트렌치 형상을 갖는다. 게이트 전극(140)의 측벽에는 스페이서(150)가 형성된다. 다음으로 소자 분리막(120)과 게이트 절연막(130) 사이에 소스 영역(161)과 드레인 영역(162)이 각각 형성된다. 반도체 기판(110) 및 이에 형성된 소자 분리막(120) 내지 소스 및 드레인 영역(160)에 대해서는 도 1의 반도체 소자(100)에서 이미 설명하였으므로, 상세한 설명은 도 1을 참조하기로 한다. 물론, 상기 소스 영역(161) 및 드레인 영역(162) 및 게이트 전극(140)의 형성을 위해 PMOS의 경우 붕소가 이온 주입되며, 게이트 전극(140)의 표면에는 다량의 붕소가 잔류한다.
도 3b에 도시된 바와 같이, 층간 절연막 증착 단계(S2)는 반도체 기판(110) 중 게이트 전극(140) 및 스페이서(150)의 외주연에 층간 절연막(170)을 증착하는 단계이다. 층간 절연막(170)은 반도체 기판(110)의 전면을 덮도록 형성될 수 있다. 층간 절연막(170)은 반도체 기판(110)에 형성된 게이트 전극(140)과 소스 및 드레인 영역(160) 등을 보호하며, 반도체 기판(110) 상에 형성되는 전극 간의 절연을 위해 형성된다. 이러한 층간 절연막(170)은 통상의 산화막(SiOx) 및 질화막(SiNx) 또는 이에 등가하는 재질로 형성되나, 본 발명에서 이를 한정하는 것은 아니다. 층간 절연막(170)은 플라즈마를 이용한 화학기상증착(CVD : Chemical Vapor Deposition) 방식 등으로 반도체 기판(110)에 증착된다. 그러나, 본 발명에서 층간 절연막(170)의 형성 방법을 한정하는 것은 아니다. 실제로 반도체 기판(110) 상에 형성된 층간 절연막(170)은 도시하지는 않았으나, 표면이 게이트 전극(140) 등의 소자 형성으로 인하여 굴곡을 갖도록 형성될 수 있다. 그러나, 이러한 층간 절연막(170)의 표면은 CMP에 의해 평탄화될 수 있다.
도 3c에 도시된 바와 같이, 콘택홀 형성 단계(S3)는 층간 절연막(170) 상에 콘택홀(v1, v2, v3)들을 형성하는 단계이다. 즉, 층간 절연막(170)을 관통하는 콘택홀(v1, v2, v3)들을 형성하여 게이트 전극(140) 및 소스 및 드레인 영역(160)의 표면 일부가 외부로 노출되도록 한다. 콘택홀(v1, v2, v3)들은 게이트 전극(140)의 내부 표면을 노출시키는 게이트 콘택홀(v1), 소스 및 드레인 영역(160)의 표면을 노출시키는 소스 및 드레인 콘택홀(v2,v3)로 이루어질 수 있다. 이와 같은 게이트 콘택홀(v1) 및 소스 및 드레인 콘택홀(v2,v3)은 각각 게이트 전극(140) 및 소스 및 드레인 영역(160)과 층간 절연막(170) 상에 형성될 금속 배선(미도시)의 전기적인 연결을 위해 형성된다. 콘택홀(v1, v2, v3)들은 플라즈마를 이용한 건식 식각 방식인 RIE(Reacrive Ion Etching) 방식으로 형성된다.
한편, 본 발명에 따른 콘택홀 형성 단계(S3)는 게이트 전극(140)의 일부를 식각하는 단계를 포함한다. 즉, 게이트 전극(140)은 게이트 콘택홀(v1)을 식각하는 단계에서 함께 식각되어 트렌치 형상의 전극 모양을 갖는다. 게이트 전극(140)은 내측면이 게이트 콘택홀(v1)의 내벽과 동일한 면을 이루도록 식각될 수 있다. 이때, 게이트 절연막(130) 상부에 형성되는 게이트 전극(140)의 두께는 게이트 절연막(130)이 손상되지 않는 범위 내에서 최소한의 두께를 갖도록 형성될 수 있다. 더불어, 이때 게이트 전극의 상부 표면에 잔류하던 다량의 붕소도 함께 제거됨으로써, 추후의 어닐링 공정에서 발생할 수 있는 채널 영역으로의 붕소 침투 현상도 방지된다.
도 3d에 도시된 바와 같이, 살리사이드막 형성 단계(S4)는 층간 절연막(170)에 의해 노출된 게이트 전극(140)과 소스 및 드레인 영역(160) 각각의 표면에 균일한 두께의 살리사이드막(180)을 형성하는 단계이다. 즉, 살리사이드막(180)은 층간 절연막(170)을 마스크로 하여 콘택홀(v1, v2, v3)들의 내부에 각각 형성될 수 있다. 살리사이드막(180)은 게이트 콘택홀(v1) 내부에 형성되는 제1 살리사이드막(181) 및 소스 및 드레인 콘택홀(v2, v3) 각각의 내부에 형성되는 제2 및 제3 살리사이드막(182, 183)을 포함하여 이루어질 수 있다. 각각의 살리사이드막(180)은 게이트 전극(140) 및 소스 및 드레인 영역(160)의 계면 저항을 낮추는 역할을 하며, 비교적 균일한 두께를 갖게 된다. 이러한 살리사이드막(180)은 실리콘 또는 다결정 실리콘과 반응하는 금속, 예를 들어 코발트(Co), 티타늄(Ti) 등을 층간 절연막(170) 전면에 걸쳐 증착한 후, 열처리하여 실리사이드 반응을 유도하여 형성될 수 있다. 그러나, 본 발명에서 살리사이드막(180)의 형성을 위한 재질 및 방법을 한정하지는 않는다.
도 3e에 도시된 바와 같이, 콘택플러그 형성 단계(S5)는 콘택홀(v1, v2, v3)들에 도전 물질을 충진하여 콘택플러그(190)를 형성하는 단계이다. 즉, 콘택플러그(190)는 실질적으로 도전성 콘택플러그(190)이며, 살리사이드막(180)을 개재하여 게이트 전극(140) 및 소스 및 드레인 영역(160)과 전기적으로 연결된다. 본 발명에서 콘택플러그(190)는 게이트 콘택홀(v1) 내부에 형성된 게이트 콘택플러그(191) 및 소스 및 드레인 콘택홀(v2,v3) 내부에 형성된 소스 및 드레인 콘택플러그(192, 193)을 포함하여 이루어질 수 있다. 이러한, 콘택플러그(190)는 텅스텐(W) 등의 도전 물질을 CVD로 증착하는 방법으로 형성된다. 이때, 층간 절연막(170)의 표면에 형성된 콘택플러그(190)는 CMP로 평탄화될 수 있다. 그러나, 본 발명에서 콘택플러그(190)의 형성 방법을 이에 한정하는 것은 아니다.
상술한 반도체 소자의 제조 방법에 따르면, 콘택홀(v1, v2, v3)들을 형성하는 단계에서 게이트 전극(140)이 트렌치 형상으로 식각되며, 상대적으로 두께가 감소된다. 따라서, 게이트 전극(140)에 형성되는 제1 살리사이드막(181)의 면적이 트렌치 형상에 대응하는 만큼 넓게 형성되어 게이트 전극(140)의 저항이 감소된다. 또한, 게이트 전극(140)의 두께 감소에 따라 대표적인 불순물인 붕소(Boron)의 함유량이 감소된다. 이에 따라, 붕소 이온이 게이트 절연막(130)을 통과하여 반도체 기판(110)에 침투하는 현상이 줄어들어 반도체 소자(100)의 전압 특성이 안정화될 수 있다. 뿐만 아니라, 본 발명에 의한 제조 방법은 콘택홀(v1, v2, v3)들의 형성 이후에 층간 절연막(170)을 마스크로 하여 살리사이드막(180)을 형성함으로써, 살리사이드막(180)이 손상되는 요인이 제거되고 두께가 균일해져, 저항이 감소되는 등 반도체 소자의 전기적 특성이 향상된다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명에 의한 반도체 소자의 제조 방법을 나타내는 플로우 차트이다.
도 3a 내지 도 3e는 도 2의 플로우 차트에 따른 단계별 제조 방법이 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 소자 110 : 반도체 기판
120 : 소자 분리막 130 : 게이트 절연막
140 : 게이트 전극 150 : 스페이서
160 : 소스 및 드레인 영역 170 : 층간 절연막
180 : 살리사이드막 190 : 콘택플러그
Claims (5)
- 소자 분리막에 의해 소자 분리된 반도체 기판 상부에 게이트 절연막을 개재하여 형성되고 트렌치 형상으로 이루어진 게이트 전극과,상기 반도체 기판 중 상기 소자 분리막과 상기 게이트 절연막 사이에 형성된 소스 영역 및 드레인 영역과,상기 게이트 전극의 외측면에 형성된 스페이서와,상기 반도체 기판 중 상기 게이트 전극 및 상기 스페이서의 외주연을 덮도록 형성되며, 상기 게이트 전극의 트렌치와 상기 소스 영역 및 상기 드레인 영역의 일부를 노출시키는 콘택홀을 갖는 층간 절연막과,상기 콘택홀 내부 중, 노출된 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 표면에 형성되는 살리사이드막과,상기 콘택홀 내부에 형성되어, 상기 게이트 전극과 상기 소스 영역 및 상기 드레인 영역에 전기적으로 연결되는 콘택플러그를 포함하고,상기 게이트 전극에는 상기 트렌치의 내벽을 따라서 살리사이드막이 형성됨을 특징으로 하는 반도체 소자.
- 소자 분리막, 게이트 절연막, 게이트 전극, 소스 및 드레인 영역 및 스페이서가 순차적으로 형성된 반도체 기판을 준비하는 반도체 기판 준비 단계와,상기 반도체 기판 중 상기 게이트 전극의 외주연을 덮는 층간 절연막을 증착하는 층간 절연막 증착 단계와,상기 층간 절연막을 식각하여 상기 게이트 전극과 상기 소스 영역 및 드레인 영역 각각을 노출시키는 콘택홀을 형성하는 콘택홀 형성 단계와,상기 콘택홀 하부 중 상기 층간 절연막에 의해 노출된 상기 게이트 전극과 상기 소스 영역 및 드레인 영역의 각 표면에 살리사이드막을 형성하는 살리사이드막 형성 단계와,상기 콘택홀 각각에 도전 물질을 충진하여 콘택플러그를 형성하는 콘택플러그 형성 단계를 포함하고,상기 콘택홀을 형성하는 단계는 상기 게이트 전극을 트렌치 형상으로 식각함으로써, 상기 살리사이드막 형성 단계에서 상기 게이트 전극의 상기 트렌치의 내벽을 따라 살리사이드막이 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 콘택홀을 형성 단계는,반응성 이온 식각(Reactive Ion Etching) 방식으로 이루어지며,상기 게이트 전극은 내측면이 상기 콘택홀의 내벽과 동일한 면을 이루도록 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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