JPH05211329A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05211329A JPH05211329A JP434392A JP434392A JPH05211329A JP H05211329 A JPH05211329 A JP H05211329A JP 434392 A JP434392 A JP 434392A JP 434392 A JP434392 A JP 434392A JP H05211329 A JPH05211329 A JP H05211329A
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Abstract
(57)【要約】
【目的】ゲート長に比較してより微細な実効チャネル長
を有する半導体装置とその製造方法を提供する。 【構成】全面に堆積したシリコン窒化膜１０３のゲート
電極形成予定領域に溝を設け、多結晶シリコン膜１０５
を堆積してこれをエッチバックし、この溝の部分にＵ字
型の断面構造を有するゲート電極１０５ａを形成する。
シリコン窒化膜１０３を除去した後、Ｐ- 領域１０７，
スペーサ酸化膜１０８を形成し、Ｐ+ 領域１０９ａ，１
０９ｂ，１０９ｃ等とともにゲート電極１０５ａのＵ字
型の窪みにほぼ自己整合的なＰ型中間領域１１０を形成
する。
を有する半導体装置とその製造方法を提供する。 【構成】全面に堆積したシリコン窒化膜１０３のゲート
電極形成予定領域に溝を設け、多結晶シリコン膜１０５
を堆積してこれをエッチバックし、この溝の部分にＵ字
型の断面構造を有するゲート電極１０５ａを形成する。
シリコン窒化膜１０３を除去した後、Ｐ- 領域１０７，
スペーサ酸化膜１０８を形成し、Ｐ+ 領域１０９ａ，１
０９ｂ，１０９ｃ等とともにゲート電極１０５ａのＵ字
型の窪みにほぼ自己整合的なＰ型中間領域１１０を形成
する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを含む半導
体およびその製造方法に関し、特に微小な実効チャネル
長を有するＭＯＳＦＥＴを含む半導体およびその製造方
法に関する。
体およびその製造方法に関し、特に微小な実効チャネル
長を有するＭＯＳＦＥＴを含む半導体およびその製造方
法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴを含む半導体装置は、微細
化により高集積化を実現してきた。この微細化に伴な
い、ＭＯＳＦＥＴの実効チャネル長も微細になってきた
が、これにより、短チャネル効果が顕著になってきた。
短チャネル効果の防止策は、ソース・ドレイン領域をＬ
ＤＤ構造にすることによりなされている。以下、Ｐチャ
ネルＭＯＳＦＥＴを例にして、従来のＭＯＳＦＥＴを説
明する。
化により高集積化を実現してきた。この微細化に伴な
い、ＭＯＳＦＥＴの実効チャネル長も微細になってきた
が、これにより、短チャネル効果が顕著になってきた。
短チャネル効果の防止策は、ソース・ドレイン領域をＬ
ＤＤ構造にすることによりなされている。以下、Ｐチャ
ネルＭＯＳＦＥＴを例にして、従来のＭＯＳＦＥＴを説
明する。
【０００３】ＰチャネルＭＯＳＦＥＴの製造方法に沿っ
た工程順の断面図である図３を参照すると、従来のＬＤ
Ｄ構造のソース・ドレイン領域を有するＭＯＳＦＥＴで
は、まず、Ｎ型シリコン基板２０１の表面に、選択酸化
法によりフィールド酸化膜２０２が形成される。熱酸化
によるゲート酸化膜２０４が形成された後、全面にＣＶ
Ｄ法により多結晶シリコン膜が堆積され、この多結晶シ
リコン膜を異方性エッチングすることにより、ゲート電
極２０５が形成される〔図３（ａ）〕。
た工程順の断面図である図３を参照すると、従来のＬＤ
Ｄ構造のソース・ドレイン領域を有するＭＯＳＦＥＴで
は、まず、Ｎ型シリコン基板２０１の表面に、選択酸化
法によりフィールド酸化膜２０２が形成される。熱酸化
によるゲート酸化膜２０４が形成された後、全面にＣＶ
Ｄ法により多結晶シリコン膜が堆積され、この多結晶シ
リコン膜を異方性エッチングすることにより、ゲート電
極２０５が形成される〔図３（ａ）〕。
【０００４】次に、ゲート電極２０５，およびフィール
ド酸化膜２０２をマスクにしたイオン注入により、Ｐ-
領域２０７が形成される。次に、全面にＣＶＤ法により
シリコン酸化膜が堆積される。異方性エッチングにより
このシリコン酸化膜のエッチバックが行なわれ、ゲート
電極２０５の側面にスペーサ酸化膜２０８が形成され
る。続いて、スペーサ酸化膜２０８，ゲート電極２０
５，およびフィールド酸化膜２０２をマスクにしたイオ
ン注入により、Ｐ+ 領域２０９ａ，２０９ｂ，２０９ｃ
等が形成される〔図３（ｂ）〕。
ド酸化膜２０２をマスクにしたイオン注入により、Ｐ-
領域２０７が形成される。次に、全面にＣＶＤ法により
シリコン酸化膜が堆積される。異方性エッチングにより
このシリコン酸化膜のエッチバックが行なわれ、ゲート
電極２０５の側面にスペーサ酸化膜２０８が形成され
る。続いて、スペーサ酸化膜２０８，ゲート電極２０
５，およびフィールド酸化膜２０２をマスクにしたイオ
ン注入により、Ｐ+ 領域２０９ａ，２０９ｂ，２０９ｃ
等が形成される〔図３（ｂ）〕。
【０００５】次に、全面にＣＶＤ法による層間絶縁膜２
１１が堆積される。コンタクト孔が開口された後、全面
に金属膜が堆積され、この金属膜をパターニングするこ
とにより、金属配線２１２が形成される〔図３
（ｃ）〕。
１１が堆積される。コンタクト孔が開口された後、全面
に金属膜が堆積され、この金属膜をパターニングするこ
とにより、金属配線２１２が形成される〔図３
（ｃ）〕。
【０００６】この方法により得られたＭＯＳＦＥＴで
は、ゲート電極の断面構造は長方形であり、実効チャネ
ル長はＬ0 （図３（ｃ）参照）で示した値となる。
は、ゲート電極の断面構造は長方形であり、実効チャネ
ル長はＬ0 （図３（ｃ）参照）で示した値となる。
【０００７】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴで
は、ＭＯＳＦＥＴの性能を決定する要因の一つであるゲ
ート長は、導電体膜をエッチングしてゲート電極を形成
するフォトリソグラフィ工程により左右される。さらに
この工程における支配的な因子は、エッチングのマスク
に用いるフォトレジスト膜の幅である。現在、フォトレ
ジスト膜としてはポジ型の膜が多用され、露光の光源に
は紫外線のｉ線もしくはｇ線が使用されている。この場
合の露光，現像により得られるフォトレジスト膜の幅
は、０．５μｍ程度が限界であり、このときのフォトレ
ジスト膜の最小間隔は幅より多少小さな寸法となる。さ
らに微細なゲート長のゲート電極を形成するには、Ｘ線
やレーザ光を光源とするフォトリソグラフィ技術が提案
されているが、汎用化に到っていない。従って、０．５
μｍより小さな微細なゲート長のゲート電極を形成する
ことは非常に困難である。
は、ＭＯＳＦＥＴの性能を決定する要因の一つであるゲ
ート長は、導電体膜をエッチングしてゲート電極を形成
するフォトリソグラフィ工程により左右される。さらに
この工程における支配的な因子は、エッチングのマスク
に用いるフォトレジスト膜の幅である。現在、フォトレ
ジスト膜としてはポジ型の膜が多用され、露光の光源に
は紫外線のｉ線もしくはｇ線が使用されている。この場
合の露光，現像により得られるフォトレジスト膜の幅
は、０．５μｍ程度が限界であり、このときのフォトレ
ジスト膜の最小間隔は幅より多少小さな寸法となる。さ
らに微細なゲート長のゲート電極を形成するには、Ｘ線
やレーザ光を光源とするフォトリソグラフィ技術が提案
されているが、汎用化に到っていない。従って、０．５
μｍより小さな微細なゲート長のゲート電極を形成する
ことは非常に困難である。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の一導電型領域上にゲート酸化膜を介して
設けられたＵ字型断面構造を有するゲート電極と、ゲー
ト電極に対して自己整合的に一導電型領域の表面に設け
られた逆導電型のソース・ドレイン領域と、ゲート電極
の窪みに対して概略自己整合的に一導電型領域の表面に
設けられた逆導電型領域と、を有している。
シリコン基板の一導電型領域上にゲート酸化膜を介して
設けられたＵ字型断面構造を有するゲート電極と、ゲー
ト電極に対して自己整合的に一導電型領域の表面に設け
られた逆導電型のソース・ドレイン領域と、ゲート電極
の窪みに対して概略自己整合的に一導電型領域の表面に
設けられた逆導電型領域と、を有している。
【０００９】本発明の半導体装置の製造方法は、上記半
導体装置の製造方法において、シリコン基板表面に設け
られた一導電型領域の所定領域にフィールド酸化膜を形
成する工程と、全面にシリコン窒化膜を形成して一導電
型領域上におけるゲート電極形成予定領域の前記シリコ
ン窒化膜を異方性エッチングにより選択的に除去する工
程と、一導電型領域上におけるゲート電極形成予定領域
に熱酸化法によりゲート酸化膜を形成する工程と、全面
にゲート電極形成予定領域に窪みが形成される所定膜厚
の導電体膜を形成する工程と、全面にＳＯＧ膜を形成し
て少なくとも導電体膜の窪みを埋め込む工程と、シリコ
ン窒化膜の表面が露出するまで異方性エッチングによる
ＳＯＧ膜，および導電体膜のエッチバックを行ない、ゲ
ート電極形成領域にＵ字型断面構造を有した導電体膜か
らなるゲート電極を形成する工程と、ゲート電極の前記
窪みに残留する前記ＳＯＧ膜を覆うフォトレジスト膜を
形成してシリコン窒化膜をエッチング除去し、フォトレ
ジスト膜を除去する工程と、イオン注入により一導電型
領域の表面にゲート電極と自己整合的な低濃度の逆導電
型領域を形成する工程と、全面にシリコン酸化膜を形成
して異方性エッチングによるこのシリコン酸化膜のエッ
チバックを行ない、ゲート電極の側面にこのシリコン酸
化膜からなるスペーサ酸化膜を形成する工程と、弗酸系
のウェットエッチングによりゲート電極の窪みに残留し
するＳＯＧ膜を選択的に除去する工程と、イオン注入に
より一導電型領域の表面にスペーサ酸化膜並びにゲート
電極と自己整合的な高濃度の逆導電型領域，およびゲー
ト電極の窪みと概略自己整合的な逆導電型領域を形成す
る工程と、を有している。
導体装置の製造方法において、シリコン基板表面に設け
られた一導電型領域の所定領域にフィールド酸化膜を形
成する工程と、全面にシリコン窒化膜を形成して一導電
型領域上におけるゲート電極形成予定領域の前記シリコ
ン窒化膜を異方性エッチングにより選択的に除去する工
程と、一導電型領域上におけるゲート電極形成予定領域
に熱酸化法によりゲート酸化膜を形成する工程と、全面
にゲート電極形成予定領域に窪みが形成される所定膜厚
の導電体膜を形成する工程と、全面にＳＯＧ膜を形成し
て少なくとも導電体膜の窪みを埋め込む工程と、シリコ
ン窒化膜の表面が露出するまで異方性エッチングによる
ＳＯＧ膜，および導電体膜のエッチバックを行ない、ゲ
ート電極形成領域にＵ字型断面構造を有した導電体膜か
らなるゲート電極を形成する工程と、ゲート電極の前記
窪みに残留する前記ＳＯＧ膜を覆うフォトレジスト膜を
形成してシリコン窒化膜をエッチング除去し、フォトレ
ジスト膜を除去する工程と、イオン注入により一導電型
領域の表面にゲート電極と自己整合的な低濃度の逆導電
型領域を形成する工程と、全面にシリコン酸化膜を形成
して異方性エッチングによるこのシリコン酸化膜のエッ
チバックを行ない、ゲート電極の側面にこのシリコン酸
化膜からなるスペーサ酸化膜を形成する工程と、弗酸系
のウェットエッチングによりゲート電極の窪みに残留し
するＳＯＧ膜を選択的に除去する工程と、イオン注入に
より一導電型領域の表面にスペーサ酸化膜並びにゲート
電極と自己整合的な高濃度の逆導電型領域，およびゲー
ト電極の窪みと概略自己整合的な逆導電型領域を形成す
る工程と、を有している。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。本発明はＰチャネル，もしくはＮチャネルＭＯＳＦ
ＥＴを含む半導体装置に適用することができる。
る。本発明はＰチャネル，もしくはＮチャネルＭＯＳＦ
ＥＴを含む半導体装置に適用することができる。
【００１１】ＰチャネルＭＯＳＦＥＴの製造方法に沿っ
た工程順の断面図である図１を参照すると、本発明の一
実施例では、まず、Ｎ型シリコン基板１０１の表面に、
選択酸化法により膜厚０．５〜１．０μｍ程度のフィー
ルド酸化膜１０２が形成される。次に、全面にＣＶＤ法
により膜厚約５００ｎｍのシリコン窒化膜１０３が堆積
される。このシリコン窒化膜１０３は、ゲート電極を形
成するための補助的な膜である。またこのシリコン窒化
膜１０３は、後に完全に除去される。フィールド酸化膜
１０２，およびゲート電極を構成する導電体膜とのエッ
チング比率が大きくエッチング条件を設定することが可
能であり、さらに耐酸化性を有するものであれば、この
シリコン窒化膜１０３の代りに使用することができる。
続いて、フォトレジスト膜（図示せず）をマスクにした
弗化炭素系のＲＩＥにより、シリコン窒化膜１０３がエ
ッチングされ、ゲート電極形成予定領域のシリコン窒化
膜１０３が除去される。このフォトレジスト膜を除去す
ることより、ゲート電極形成予定領域にはシリコン窒化
膜１０３による溝が形成される。この溝は幅が約１．０
μｍであり、概略垂直な側面を有している。
た工程順の断面図である図１を参照すると、本発明の一
実施例では、まず、Ｎ型シリコン基板１０１の表面に、
選択酸化法により膜厚０．５〜１．０μｍ程度のフィー
ルド酸化膜１０２が形成される。次に、全面にＣＶＤ法
により膜厚約５００ｎｍのシリコン窒化膜１０３が堆積
される。このシリコン窒化膜１０３は、ゲート電極を形
成するための補助的な膜である。またこのシリコン窒化
膜１０３は、後に完全に除去される。フィールド酸化膜
１０２，およびゲート電極を構成する導電体膜とのエッ
チング比率が大きくエッチング条件を設定することが可
能であり、さらに耐酸化性を有するものであれば、この
シリコン窒化膜１０３の代りに使用することができる。
続いて、フォトレジスト膜（図示せず）をマスクにした
弗化炭素系のＲＩＥにより、シリコン窒化膜１０３がエ
ッチングされ、ゲート電極形成予定領域のシリコン窒化
膜１０３が除去される。このフォトレジスト膜を除去す
ることより、ゲート電極形成予定領域にはシリコン窒化
膜１０３による溝が形成される。この溝は幅が約１．０
μｍであり、概略垂直な側面を有している。
【００１２】次に、ゲート電極形成予定領域に露出した
Ｎ型シリコン基板１０１の表面を熱酸化することによ
り、膜厚約１０ｎｍのゲート酸化膜１０４が形成され
る。続いて、全面に膜厚２００ｎｍ程度の多結晶シリコ
ン膜１０５が堆積される。このとき、ゲート電極形成予
定領域での溝の部分では、多結晶シリコン膜１０５のＵ
字型の窪みが形成される。さらに、全面にＳＯＧ膜１０
６が形成される。これにより、多結晶シリコン膜１０５
の窪みはこのＳＯＧ膜１０６により埋め込まれ、表面が
平坦化される〔図１（ａ）〕。
Ｎ型シリコン基板１０１の表面を熱酸化することによ
り、膜厚約１０ｎｍのゲート酸化膜１０４が形成され
る。続いて、全面に膜厚２００ｎｍ程度の多結晶シリコ
ン膜１０５が堆積される。このとき、ゲート電極形成予
定領域での溝の部分では、多結晶シリコン膜１０５のＵ
字型の窪みが形成される。さらに、全面にＳＯＧ膜１０
６が形成される。これにより、多結晶シリコン膜１０５
の窪みはこのＳＯＧ膜１０６により埋め込まれ、表面が
平坦化される〔図１（ａ）〕。
【００１３】次に、全面を異方性エッチングし、シリコ
ン窒化膜１０３の上面に形成されたＳＯＧ膜１０６，多
結晶シリコン膜１０５を完全に除去し、シリコン窒化膜
１０３の上面を露出させる。これにより、溝の部分には
多結晶シリコン膜１０５により構成されたＵ字型の窪み
を有するゲート電極１０５ａが形成される。この段階で
は、この窪みにはまだＳＯＧ膜１０６が残留している。
次に、このＳＯＧ膜１０６を覆うフォトレジスト膜（図
示せず）を形成した後、シリコン窒化膜１０３がドライ
エッチング，もしくは燐酸系のウェットエッチングによ
り選択的に除去される。このフォトレジスト膜を除去し
た後、加速エネルギー３０ｋｅＶ程度でのボロンのイオ
ン注入により、ゲート電極１０５ａに自己整合的なＰ-
領域１０７が形成される〔図１（ｂ）〕。
ン窒化膜１０３の上面に形成されたＳＯＧ膜１０６，多
結晶シリコン膜１０５を完全に除去し、シリコン窒化膜
１０３の上面を露出させる。これにより、溝の部分には
多結晶シリコン膜１０５により構成されたＵ字型の窪み
を有するゲート電極１０５ａが形成される。この段階で
は、この窪みにはまだＳＯＧ膜１０６が残留している。
次に、このＳＯＧ膜１０６を覆うフォトレジスト膜（図
示せず）を形成した後、シリコン窒化膜１０３がドライ
エッチング，もしくは燐酸系のウェットエッチングによ
り選択的に除去される。このフォトレジスト膜を除去し
た後、加速エネルギー３０ｋｅＶ程度でのボロンのイオ
ン注入により、ゲート電極１０５ａに自己整合的なＰ-
領域１０７が形成される〔図１（ｂ）〕。
【００１４】次に、全面にＣＶＤ法による膜厚３００〜
５００ｎｍ程度のシリコン酸化膜が堆積される。異方性
エッチングによるこのシリコン酸化膜のエッチバックに
より、ゲート電極１０５ａの側面にスペーサ酸化膜１０
８が形成される。このエッチバックでは、Ｕ字型の窪み
のＳＯＧ膜１０６は除去されずに残っている。次に、希
弗酸系のウェットエッチングにより、このＳＯＧ膜１０
６が選択的に除去される。このエッチング処理が可能な
のは、下記の理由による。ＳＯＧ膜１０６に加えられる
熱処理は、ＣＶＤ法によるシリコン酸化膜の堆積の時点
の４００℃程度であるため、希弗酸系のウェットエッチ
ングに対するエッチング速度はスペーサ酸化膜１０８の
エッチング速度より高い。次に、加速エネルギー１００
ｋｅＶ〜１５０ｋｅＶ程度でのボロンのイオン注入によ
り、スペーサ酸化膜１０８に自己整合的なＰ+ 領域１０
９ａ，１０９ｂ，１０９ｃ等，並びにゲート電極１０５
ａのＵ字型の窪みに概略自己整合的なＰ型中間領域１１
０が形成される。Ｐ- 領域１０７およびＰ+ 領域１０９
ａ，１０９ｂ，１０９ｃ等により、ＬＤＤ構造のソース
・ドレイン領域が形成される。このイオン注入のとき、
Ｐ+ 領域１０９ａ，１０９ｂ，１０９ｃ等の接合の深さ
を浅くするために、Ｐ- 領域１０７の表面に絶縁膜を形
成しておいてもよい。Ｐ型中間領域１１０は、加速エネ
ルギーが高いため、形成される〔図１（ｃ）〕。
５００ｎｍ程度のシリコン酸化膜が堆積される。異方性
エッチングによるこのシリコン酸化膜のエッチバックに
より、ゲート電極１０５ａの側面にスペーサ酸化膜１０
８が形成される。このエッチバックでは、Ｕ字型の窪み
のＳＯＧ膜１０６は除去されずに残っている。次に、希
弗酸系のウェットエッチングにより、このＳＯＧ膜１０
６が選択的に除去される。このエッチング処理が可能な
のは、下記の理由による。ＳＯＧ膜１０６に加えられる
熱処理は、ＣＶＤ法によるシリコン酸化膜の堆積の時点
の４００℃程度であるため、希弗酸系のウェットエッチ
ングに対するエッチング速度はスペーサ酸化膜１０８の
エッチング速度より高い。次に、加速エネルギー１００
ｋｅＶ〜１５０ｋｅＶ程度でのボロンのイオン注入によ
り、スペーサ酸化膜１０８に自己整合的なＰ+ 領域１０
９ａ，１０９ｂ，１０９ｃ等，並びにゲート電極１０５
ａのＵ字型の窪みに概略自己整合的なＰ型中間領域１１
０が形成される。Ｐ- 領域１０７およびＰ+ 領域１０９
ａ，１０９ｂ，１０９ｃ等により、ＬＤＤ構造のソース
・ドレイン領域が形成される。このイオン注入のとき、
Ｐ+ 領域１０９ａ，１０９ｂ，１０９ｃ等の接合の深さ
を浅くするために、Ｐ- 領域１０７の表面に絶縁膜を形
成しておいてもよい。Ｐ型中間領域１１０は、加速エネ
ルギーが高いため、形成される〔図１（ｃ）〕。
【００１５】次に、全面にＣＶＤ法による層間絶縁膜１
１１が堆積される。コンタクト孔が開口された後、全面
に金属膜が堆積され、この金属膜をパターニングするこ
とにより、金属配線１１２が形成される〔図１
（ｄ）〕。
１１が堆積される。コンタクト孔が開口された後、全面
に金属膜が堆積され、この金属膜をパターニングするこ
とにより、金属配線１１２が形成される〔図１
（ｄ）〕。
【００１６】本実施例においては、Ｐ+ 領域１０９ａ，
１０９ｂの間の２つのＰ- 領域１０７の間隔がＬ0 とな
り、Ｐ型中間領域１１０の幅がＬr となるとき、Ｐ- 領
域１０７とＰ型中間領域１１０との間隔Ｌx は、Ｌx ＝
（Ｌ0 −Ｌr ）／２となる。図３に示した従来のＭＯＳ
ＦＥＴＦと本実施例のＭＯＳＦＥＴでは、Ｌ0 はそれぞ
れゲート長にほぼ等しくなている。さらに従来のＭＯＳ
ＦＥＴでは、Ｌ0 が実効チャネル長となっている。
１０９ｂの間の２つのＰ- 領域１０７の間隔がＬ0 とな
り、Ｐ型中間領域１１０の幅がＬr となるとき、Ｐ- 領
域１０７とＰ型中間領域１１０との間隔Ｌx は、Ｌx ＝
（Ｌ0 −Ｌr ）／２となる。図３に示した従来のＭＯＳ
ＦＥＴＦと本実施例のＭＯＳＦＥＴでは、Ｌ0 はそれぞ
れゲート長にほぼ等しくなている。さらに従来のＭＯＳ
ＦＥＴでは、Ｌ0 が実効チャネル長となっている。
【００１７】ゲート長（＝Ｌ0 ）が１．０μｍ，ゲート
幅（＝Ｗ）が２０μｍのＭＯＳＦＥＴについて、従来構
造のものと本実施例によるものとのＩ−Ｖ特性を、シミ
ュレーションにより求めた。なお、本実施例の場合、Ｌ
x ＝０．３μｍ，Ｌr ＝０．４μｍである。その結果を
図２に示す。図２（ａ）は本実施例の結果であり、図２
（ｂ）は従来構造の結果である。この結果から明かなよ
うに、本実施例は、従来構造に比べてＩ−Ｖ特性が２倍
程度改善されている。これは、幅Ｌr のＰ型中間領域１
１０の存在により、実効チャネル長がＬ0 より短かくな
ったためである。本実施例において、実効チャネル長を
決定する因子は、シリコン窒化膜１０３によりゲート電
極形成領域に設けられた溝の幅，溝の高さ（＝シリコン
窒化膜１０３の膜厚），およびゲート電極１０５ａを形
成するための多結晶シリコン膜１０５の膜厚である。
幅（＝Ｗ）が２０μｍのＭＯＳＦＥＴについて、従来構
造のものと本実施例によるものとのＩ−Ｖ特性を、シミ
ュレーションにより求めた。なお、本実施例の場合、Ｌ
x ＝０．３μｍ，Ｌr ＝０．４μｍである。その結果を
図２に示す。図２（ａ）は本実施例の結果であり、図２
（ｂ）は従来構造の結果である。この結果から明かなよ
うに、本実施例は、従来構造に比べてＩ−Ｖ特性が２倍
程度改善されている。これは、幅Ｌr のＰ型中間領域１
１０の存在により、実効チャネル長がＬ0 より短かくな
ったためである。本実施例において、実効チャネル長を
決定する因子は、シリコン窒化膜１０３によりゲート電
極形成領域に設けられた溝の幅，溝の高さ（＝シリコン
窒化膜１０３の膜厚），およびゲート電極１０５ａを形
成するための多結晶シリコン膜１０５の膜厚である。
【００１８】このことから、本実施例は、既存の製造技
術を用いて、実効チャネル長の短かいＭＯＳＦＥＴを形
成したことになる。なお、本実施例はＰチャネルＭＯＳ
ＦＥＴに関するものであるが、ＮチャネルＭＯＳＦＥＴ
においても同様の効果が得られる。
術を用いて、実効チャネル長の短かいＭＯＳＦＥＴを形
成したことになる。なお、本実施例はＰチャネルＭＯＳ
ＦＥＴに関するものであるが、ＮチャネルＭＯＳＦＥＴ
においても同様の効果が得られる。
【００１９】
【発明の効果】以上説明したように本発明は、Ｕ字型の
断面構造を有するゲート電極を形成し、このＵ字型によ
るゲート電極の窪みに概略自己整合的な拡散領域をチャ
ネル領域に設けることにより、ゲート長に比較してより
微細な実効チャネル長を有する半導体装置を容易に実現
することができる。
断面構造を有するゲート電極を形成し、このＵ字型によ
るゲート電極の窪みに概略自己整合的な拡散領域をチャ
ネル領域に設けることにより、ゲート長に比較してより
微細な実効チャネル長を有する半導体装置を容易に実現
することができる。
【図１】本発明の一実施例を製造方法に沿って工程順に
説明するための断面図である。
説明するための断面図である。
【図２】本発明の一実施例の効果を説明するための図で
あり、本実施例によるＭＯＳＦＥＴと従来構造のＭＯＳ
ＦＥＴとのＩ−Ｖ特性を示すグラフである。
あり、本実施例によるＭＯＳＦＥＴと従来構造のＭＯＳ
ＦＥＴとのＩ−Ｖ特性を示すグラフである。
【図３】従来の半導体装置を製造方法に沿って工程順に
説明するための断面図である。
説明するための断面図である。
１０１，２０１ Ｎ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３ シリコン窒化膜 １０４，２０４ ゲート酸化膜 １０５ 多結晶シリコン膜 １０５ａ，２０５ ゲート電極 １０６ ＳＯＧ膜 １０７，２０７ Ｐ- 領域 １０８，２０８ スペーサ酸化膜 １０９ａ，１０９ｂ，１０９ｃ，２０９ａ，２０９ｂ，
２０９ｃ Ｐ+ 領域 １１０ Ｐ型中間領域 １１１，２１１ 層間絶縁膜 １１２，２１２ 金属配線
２０９ｃ Ｐ+ 領域 １１０ Ｐ型中間領域 １１１，２１１ 層間絶縁膜 １１２，２１２ 金属配線
Claims (2)
- 【請求項１】 シリコン基板の一導電型領域上にゲート
酸化膜を介して設けられたＵ字型断面構造を有するゲー
ト電極と、 前記ゲート電極に対して自己整合的に前記一導電型領域
の表面に設けられた逆導電型のソース・ドレイン領域
と、 前記ゲート電極のＵ字型の窪みに対して概略自己整合的
に前記一導電型領域の表面に設けられた逆導電型領域
と、 を具備することを特徴とする半導体装置。 - 【請求項２】 シリコン基板表面に設けられた一導電型
領域の所定領域にフィールド酸化膜を形成する工程と、 全面にシリコン窒化膜を形成し、前記一導電型領域上に
おけるゲート電極形成予定領域の前記シリコン窒化膜を
異方性エッチングにより選択的に除去する工程と、 前記一導電型領域上における前記ゲート電極形成予定領
域に、熱酸化法によりゲート酸化膜を形成する工程と、 全面に前記ゲート電極形成予定領域に窪みが形成される
所定膜厚の導電体膜を形成する工程と、 全面にＳＯＧ膜を形成し、少なくとも前記導電体膜の前
記窪みを埋め込む工程と、 前記シリコン窒化膜の表面が露出するまで異方性エッチ
ングによる前記ＳＯＧ膜，および前記導電体膜のエッチ
バックを行ない、前記ゲート電極形成領域にＵ字型断面
構造を有した前記導電体膜からなるゲート電極を形成す
る工程と、 前記ゲート電極の前記窪みに残留する前記ＳＯＧ膜を覆
うフォトレジスト膜を形成し、前記シリコン窒化膜をエ
ッチング除去し、前記フォトレジスト膜を除去する工程
と、 イオン注入により、前記一導電型領域の表面に前記ゲー
ト電極と自己整合的な低濃度の逆導電型領域を形成する
工程と、 全面にシリコン酸化膜を形成し、異方性エッチングによ
る前記シリコン酸化膜のエッチバックを行ない、前記ゲ
ート電極の側面に前記シリコン酸化膜からなるスペーサ
酸化膜を形成する工程と、 弗酸系のウェットエッチングにより、前記ゲート電極の
前記窪みに残留しする前記ＳＯＧ膜を選択的に除去する
工程と、 イオン注入により、前記一導電型領域の表面に、前記ス
ペーサ酸化膜並びに前記ゲート電極と自己整合的な高濃
度の逆導電型領域，および前記ゲート電極の前記窪みと
概略自己整合的な逆導電型領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434392A JPH05211329A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434392A JPH05211329A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211329A true JPH05211329A (ja) | 1993-08-20 |
Family
ID=11581789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP434392A Withdrawn JPH05211329A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100903470B1 (ko) * | 2007-11-27 | 2009-06-18 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
-
1992
- 1992-01-14 JP JP434392A patent/JPH05211329A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100903470B1 (ko) * | 2007-11-27 | 2009-06-18 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |