JP3586638B2 - 半導体容量装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に形成した半導体容量装置に関し、特に、印加電圧による容量値変動を抑えた半導体容量装置に関する。
【０００２】
【従来の技術】
半導体集積回路、特に、アナログ回路に用いられる半導体容量装置では容量の精度が回路全体の精度に大きく影響するので、印加電圧による容量値変動を抑えることが重要となる。
【０００３】
一方、半導体集積回路が微細化されるにつれて、トランジスタに必要な面積が減少するので、容量の面積も低減させることが必要となっている。このため、容量絶縁膜の薄膜化が行われているが、容量の電圧依存性係数は膜厚の２乗に反比例して大きくなる。したがって、容量絶縁膜を薄膜化しても、容量の電圧依存性を小さく保つことが重要な課題となる。
【０００４】
ところで、拡散層とポリシリコンとの間に絶縁膜を狭持した構造のキャパシタは、拡散層と基板との間にＰＮ接合容量が形成される。このＰＮ接合容量は、容量値の電圧依存性が大きいから、印加電圧に依存しないキャパシタを得ることが困難になる。
【０００５】
また、上，下部ポリシリコンの間に絶縁膜を狭持した構造のキャパシタの例として、特開平９−３６３１３に記載されたものなどがある。このタイプの容量素子は、ポリシリコンからなる電極の抵抗および容量値の電圧依存係数を低減させるために、ポリシリコン電極の濃度を高濃度にドーピングする必要がある。
【０００６】
しかし、いかに高濃度にドーピングしても、ポリシリコン電極自体に空乏層が発生し、電極間に与えられる電位差によって、上記空乏層の幅が変動する。このため、容量値が変動してしまい、高精度なアナログ回路には適していない。
【０００７】
一方、上，下部金属層の間に絶縁膜を狭持した構造のキャパシタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌキャパシタ：ＭＩＭキャパシタという）の例が、特開平５−１２９５２２に記載されている。このＭＩＭキャパシタは、図４に示すように、キャパシタの上部電極１２１がアルミニウムであり、下部電極１１８が高融点金属である。なお、１２０は導電性保護膜、１１９はキャパシタ用絶縁層、１１７は層間絶縁膜、１０１はシリコン基板である。このタイプの容量素子は、金属電極１２１，１１８が空乏化しないので、印加電圧に依存しないキャパシタを得ることができる。したがって、特に、アナログキャパシタに有効である。
【０００８】
また、特開平７−２２１５９９には、図５に示すように、２つのＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ２２２と２２３を逆並列に接続して、それぞれのＭＯＳキャパシタ２２２と２２３の有する容量の電圧依存性をキャンセルするようにしている。このＭＯＳキャパシタのゲート電極２２４が金属の場合、ＭＩＭキャパシタと同等の印加電圧に依存しないキャパシタを得ることができる。
【０００９】
【発明が解決しようとする課題】
ここで、図６に、容量絶縁膜として、シリコン窒化膜を用いたＭＩＭキャパシタの容量の電圧依存性を示す。図６から分かるように、ＭＩＭキャパシタにおいても、わずかではあるが容量値の電圧依存性を持っている。このため、より高性能なアナログ用キャパシタを実現するためには、ＭＩＭキャパシタであっても、その電圧依存性をさらに抑える必要がある。
【００１０】
そこで、この発明の目的は、従来のＭＩＭキャパシタよりも一層、容量値の電圧依存性を抑えることができる半導体容量装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体容量装置は、半導体基板上に作製され、下部電極と第１の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続された２つの第１のＭＩＭキャパシタと、
上記半導体基板上に作製され、下部電極と第２の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続され、上記２つの第１のＭＩＭキャパシタにそれぞれ連結された２つの第２のＭＩＭキャパシタとを備え、
上記第１のＭＩＭキャパシタと上記連結された第２のＭＩＭキャパシタは逆並列に接続されており、
上記第２の容量絶縁膜は、上記第１の容量絶縁膜とは異なる組成を有することを特徴としている。
【００１２】
この発明では、まず、半導体基板上に作製された１対のＭＩＭキャパシタの電極を逆並列（上部電極と下部電極をたすきに並列接続）に接続することで、容量の電圧依存性を小さくすることができる。
【００１３】
すなわち、容量の電圧依存性の関係は、次の式（１）で示されるように、電圧の２乗に比例して変化することが知られている。
【００１４】
Ｃ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１）
ここで、Ｃは容量値、Ｃ０は０［Ｖ］での容量値、Ｖは印加電圧、ａ，ｂは容量値の電圧依存性の１次と２次の係数である。
【００１５】
１対のＭＩＭキャパシタＣｍａ，Ｃｍｂを逆並列に接続すると、ＣｍａにＶの電圧が印加されると、Ｃｍｂには−Ｖの電圧が印加されるので、容量の電圧依存性はそれぞれ式（２），（３）であらわされる。
【００１６】
Ｃｍａ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （２）
Ｃｍｂ＝Ｃ０・（１−ａ・Ｖ＋ｂ・Ｖ２） … （３）
また、キャパシタＣｍａとＣｍｂとが並列に接続された容量Ｃｍは、式（４）で表される。
【００１７】
Ｃｍ＝Ｃｍａ＋Ｃｍｂ＝２Ｃ０・（１＋ｂ・Ｖ２） … （４）
ここで、容量の電圧依存係数Γを、次の式（５）で定義する。
【００１８】
Γ＝（Ｃ−Ｃ０）／Ｖ・１０６ ［ｐｐｍ］ … （５）
その結果、図６に示すＭＩＭ容量では、ａ＝−２０［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ２］であるので、ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐｐｍ］になり、逆並列に接続することで電圧依存性が小さくなることがわかる。
【００１９】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１，第２のＭＩＭキャパシタの容量の電圧依存性が、電圧の２次式で表され、この２次式の２次の項の係数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシタとで逆符号である。
【００２０】
この実施形態では、上記２次式の２次の項の係数が、第１，第２の２種類のＭＩＭキャパシタにおいて、逆符号であることによって、容量値の電圧依存性をさらに少なくすることができる。
【００２１】
すなわち、第１容量絶縁膜で形成される第１ＭＩＭキャパシタの容量値をＣｍ１とし、第１容量絶縁膜とは異なる第２容量絶縁膜で形成されるＭＩＭキャパシタの容量値をＣｍ２とすると、容量の電圧依存性は、前記した式（４）から、それぞれ次式（６），（７）であらわされる。
【００２２】
Ｃｍ１＝Ｃ０１・（１＋ｂ１・Ｖ２） … （６）
Ｃｍ２＝Ｃ０２・（１＋ｂ２・Ｖ２） … （７）
この式（６），（７）では、ｂ１，ｂ２は、第１，２ＭＩＭキャパシタの容量の電圧依存性の２次の係数である。なお、Ｃ０１は、第１ＭＩＭキャパシタの０［Ｖ］容量値であり、Ｃ０２は、第２ＭＩＭキャパシタの０Ｖでの容量値である。この式（６），（７）から、直ちに、２次係数ｂ１とｂ２とが逆符号であることで、（Ｃｍ１＋Ｃｍ２）の合成容量の電圧依存性を示す第２項を打ち消しあって小さくできることが分かる。
【００２３】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、上記第１のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数と、上記第２のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数とは、大きさが同じで符号が逆である。
【００２４】
この実施形態では、上記第１ＭＩＭキャパシタの電圧依存性の２次係数と第２ＭＩＭキャパシタの電圧依存性の２次係数とが逆符号で同じ大きさであるから、式（６），（７）から合成容量の電圧依存性を実質的に零にすることができる。
【００２５】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有している。
【００２６】
この実施形態では、第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有していることで、構造を簡単にできる。
【００２７】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、上記第１容量絶縁膜と第２容量絶縁膜との組み合わせが、シリコン酸化膜とシリコン窒化膜との組み合わせである。
【００２８】
この実施形態では、第１および第２容量誘電膜の組み合わせの一つとしてシリコン酸化膜とシリコン窒化膜の組合せとした。この組み合わせによれば、例えば、第１容量絶縁膜をシリコン酸化膜（膜厚３５ｎｍ）とし、第２容量絶縁膜をシリコン窒化膜（膜厚６５ｎｍ）とすると、容量の電圧依存性はそれぞれ図７，図６に示すようになる。
【００２９】
このとき、上記式（６），（７）において、Ｃ０１＝１［ｆＦ／μｍ２］、ｂ１＝−３０［ｐｐｍ／Ｖ２］、Ｃ０２＝１［ｆＦ／μｍ２］、ｂ２＝４［ｐｐｍ／Ｖ２］となる。この２つの容量の面積を、式（８）の関係を満たすように、第１ＭＩＭキャパシタと第２ＭＩＭキャパシタの面積が２：１５になるようにして、並列に接続すると並列に接続した容量Ｃｍ３は、式（９）で表される、すなわち、上記並列接続容量Ｃｍ３の電圧依存性を０にすることができる。
【００３０】
Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … （８）
Ｃｍ３＝Ｃｍ１＋Ｃｍ２＝Ｃ０１＋Ｃ０２ … （９）
このように、ＭＩＭ容量単体では、電圧依存係数Γが、−１６［ｐｐｍ］であっても、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、０［ｐｐｍ］にできる。
【００３１】
【発明の実施の形態】
以下、この発明の半導体容量装置の実施形態について図面を参照しなから説明する。
【００３２】
図１（Ａ）〜（Ｅ），図２（Ａ）〜（Ｄ），図３を順に参照して、この実施形態としてのＭＩＭキャパシタの製造過程を説明する。
【００３３】
まず、図１（Ａ）に示すように、半導体基板１上に、トランジスタ部（図示せず）を形成した後、第１層間絶縁膜２を堆積する。その後、図１（Ｂ）に示すように、レジストパターン３を形成し、フォトリソグラフィ工程を用いて開口部を形成し、このレジストパターン３をマスクにして、異方性エッチング技術等を用いて、第１層間絶縁膜２の表面を掘り下げ、１５０〜３００ｎｍ程度の溝４を形成する。
【００３４】
次に、上記レジストパターン３を除去した後、図１（Ｃ）に示すように、溝４を含む第１層間絶縁膜２の全面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法で、タングステン膜５を厚さ５００ｎｍ〜８００ｎｍ程度だけ堆積し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用いて、第１層間絶縁膜２の表面が露出するまで研磨する。このようにして、第１層間絶縁膜２中に埋め込まれた第１ＭＩＭキャパシタＣ１の下部電極となるタングステン膜５を形成する。
【００３５】
その後、図１（Ｄ）に示すように、第１容量絶縁膜６をプラズマＣＶＤ法で３０〜８０ｎｍ程度の膜厚に堆積させ、第１金属膜７をスパッタ法またはＣＶＤ法で４００〜６００ｎｍ程度の膜厚に堆積させる。さらに、第１容量絶縁膜とは異なる組成の第２容量絶縁膜８をプラズマＣＶＤ法で４０〜８０ｎｍ程度の膜厚に堆積させ、第２金属膜９をスパッタ法またはＣＶＤ法で２００〜４００ｎｍ程度の膜厚に堆積させる。ここで、上記第２容量絶縁膜８をシリコン窒化膜とし、第１容量絶縁膜６をシリコン酸化膜とすることが望ましい。
【００３６】
その後、図１（Ｅ）に示すように、フォトリソグラフィ工程によって形成されたレジストパターン１０をマスクとして、第２金属膜９を異方性エッチング技術等を用いて選択的に加工し、第２ＭＩＭキャパシタＣ２の上部電極となる第２金属膜９を形成する。
【００３７】
次に、図２（Ａ）に示すように、第２ＭＩＭキャパシタＣ２の下部電極を形成するために、フォトリソグラフィ工程によって形成されたレジストパターン１１をマスクとし、異方性エッチング技術等を用いて、第２容量絶縁膜８と第１金属膜７を選択的に加工し、第２ＭＩＭキャパシタＣ２を形成する。このようにして、第１金属膜７を共通の電極とする２種類のＭＩＭキャパシタＣ１，Ｃ２が形成される。
【００３８】
その後、図２（Ｂ）に示すように、第２層間絶縁膜１２を２０００〜３０００ｎｍ程度の厚さに堆積し、ＣＭＰ法で表面を平坦化し、フォトリソグラフィ技術と選択エッチング技術を利用して、絶縁膜の選択的な領域にビアホール１３を形成する。
【００３９】
次に、図２（Ｃ）に示すように、ビアホール１３の表面に、ＣＶＤ法またはスパッタ法を使用して、窒化チタン膜（図では省略）を３０〜６０ｎｍ程度形成した後、ＣＶＤ法で厚膜のタングステン膜１４を８００〜１５００ｎｍ程度堆積させる。これにより、ビアホール１３を窒化チタン膜とタングステン膜１４によって埋め込んだ状態にし、ＣＭＰ法を使用して、タングステン膜１４の表面から表面研磨を行い、ビアホール１３に埋め込まれているタングステン膜１４および窒化チタン膜以外のタングステン膜および窒化チタン膜を取り除く。これにより、ビアホール１３に窒化チタン膜とタングステン膜１４からなるプラグ１４を形成する。
【００４０】
その後、図２（Ｄ）に示すように、配線層１５を形成するために、例えば、窒化チタン膜を３０〜６０ｎｍ程度の厚さで形成した後、アルミニウム膜を４００〜６００ｎｍ程度の厚さで形成し、その上に、窒化チタン膜を３０〜６０ｎｍ程度形成した。その後、フォトリソグラフィ技術と選択エッチングを利用して、それらの膜を選択的に取り除くことにより、パターン化した配線層１５を形成する。
【００４１】
以上の製造工程によって、２種類の異なる容量絶縁膜６と８を持つＭＩＭキャパシタＣ１，Ｃ２とその配線層１５が形成される。すなわち、図３に示すように、第１ＭＩＭキャパシタＣ１は、下部電極５，第１容量絶縁膜６，上部電極７からなり、第２ＭＩＭキャパシタＣ２は、下部電極７，第２容量絶縁膜８，上部電極９からなる。したがって、第１ＭＩＭキャパシタＣ１の上部電極７と第２ＭＩＭキャパシタＣ２の下部電極７とが共通電極となっている。
【００４２】
そして、図３に左側と右側とに示す構造のように、第１ＭＩＭキャパシタＣ１の上部電極７と第２ＭＩＭキャパシタＣ２の下部電極７にプラグ１４を介して配線層１５−１，１５−３が接続されている。また、第１ＭＩＭキャパシタＣ１の下部電極５と第２ＭＩＭキャパシタＣ２の上部電極９にプラグ１４を介して配線層１５−２，１５−４が接続されている。
【００４３】
これにより、電極７を共通電極として、逆並列接続された第１ＭＩＭキャパシタＣ１と第２ＭＩＭキャパシタＣ２が形成される。したがって、この実施形態によれば、半導体基板１上に作製された１対のＭＩＭキャパシタＣ１，Ｃ２の電極５，７，９を逆並列（上部電極９，７と下部電極７，５をたすきに並列接続）に接続することで、双方の電圧依存性を打ち消し合うようにして、容量の電圧依存性を小さくすることができる。
【００４４】
すなわち、容量の電圧依存性の関係は、次の式（１１）で示されるように、電圧の２乗に比例して変化することが知られている。
【００４５】
Ｃ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１１）
ここで、Ｃは容量値、Ｃ０は０［Ｖ］での容量値、Ｖは印加電圧、ａ，ｂは容量値の電圧依存性の１次と２次の係数である。
【００４６】
１対のＭＩＭキャパシタＣ１，Ｃ２を逆並列に接続すると、Ｃ１にＶの電圧が印加されると、Ｃ２には−Ｖの電圧が印加されるので、容量の電圧依存性はそれぞれ式（１２），（１３）であらわされる。
【００４７】
Ｃ１＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１２）
Ｃ２＝Ｃ０・（１−ａ・Ｖ＋ｂ・Ｖ２） … （１３）
また、キャパシタＣ１とＣ２とが並列に接続された容量Ｃ３は、式（１４）で表される。
【００４８】
Ｃ３＝Ｃ１＋Ｃ２＝２Ｃ０・（１＋ｂ・Ｖ２） … （１４）
ここで、容量の電圧依存係数Γを、次の式（５）で定義する。
【００４９】
Γ＝（Ｃ−Ｃ０）／Ｖ・１０６［ｐｐｍ］ … （１５）
その結果、図６に示すシリコン窒化膜を容量誘電膜８とするＭＩＭ容量Ｃ２では、ａ＝−２０［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ２］であるので、ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐｐｍ］になり、逆並列に接続することで電圧依存性が小さくなることがわかる。
【００５０】
さらに、第１ＭＩＭキャパシタＣ１は、シリコン酸化膜を第１容量絶縁膜６とし、第２ＭＩＭキャパシタＣ２は、シリコン窒化膜を第２容量絶縁膜８としたから、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、略０［ｐｐｍ］にできる。
【００５１】
より詳しくは、例えば、第１容量絶縁膜６をシリコン酸化膜（膜厚３５ｎｍ）とし、第２容量絶縁膜８をシリコン窒化膜（膜厚６５ｎｍ）とすると、容量の電圧依存性はそれぞれ図７，図６に示すようになる。
【００５２】
このことは、次の式（１６），（１７）において、
Ｃ１＝Ｃ０１・（１＋ｂ１・Ｖ２） … （１６）
Ｃ２＝Ｃ０２・（１＋ｂ２・Ｖ２） … （１７）
Ｃ０１＝１［ｆＦ／μｍ２］、ｂ１＝−３０［ｐｐｍ／Ｖ２］、Ｃ０２＝１［ｆＦ／μｍ２］、ｂ２＝４［ｐｐｍ／Ｖ２］となる。この２つの容量の面積を、次式（１８）の関係を満たすように、第１ＭＩＭキャパシタＣ１と第２ＭＩＭキャパシタＣ２の電極対向面積が２：１５になるようにして、並列に接続する。これによれば、並列に接続した容量Ｃ３は、次式（１９）で表される、すなわち、上記並列接続容量Ｃ３の電圧依存性を０にすることができる。
【００５３】
Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … （１８）
Ｃ３＝Ｃ１＋Ｃ２＝Ｃ０１＋Ｃ０２ … （１９）
このように、Ｃ２のように、ＭＩＭ容量単体では、電圧依存係数Γが、−１６［ｐｐｍ］であっても、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量Ｃ２とＣ１とを並列に接続し、互いの電圧依存性を打ち消すような誘電体組成と逆並列接続とによって、容量の電圧依存係数Γを、実質的に０［ｐｐｍ］にすることができる。
【００５４】
【発明の効果】
以上より明らかなように、この発明の半導体容量装置は、半導体基板上に作製された１対のＭＩＭキャパシタの電極を逆並列（上部電極と下部電極をたすきに並列接続）に接続し、かつ、２つのＭＩＭキャパシタの絶縁膜の材質を異なるものとすることで、双方の電圧依存性を打ち消し合うようにして、容量の電圧依存性を小さくすることができる。
【００５５】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１，第２のＭＩＭキャパシタの容量の電圧依存性が、電圧の２次式で表され、この２次式の２次の項の係数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシタとで逆符号であることによって、容量値の電圧依存性をさらに少なくすることができる。
【００５６】
また、他の実施形態の半導体容量装置は、上記第１のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数と、上記第２のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数とは、大きさが同じで符号が逆であるから、合成容量の電圧依存性を実質的に零にすることができる。
【００５７】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有していることで、構造を簡単にできる。
【００５８】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、第１および第２容量誘電膜の組み合わせの一つとしてシリコン酸化膜とシリコン窒化膜の組合せとした。この組み合わせによれば、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、０［ｐｐｍ］にできる。
【００５９】
したがって、本発明によれば、半導体集積回路に用いられているＭＩＭキャパシタの電圧依存性を低減することができ、アナログ集積回路の高精度化が可能になり、容量絶縁膜の薄膜化による容量面積の低減も可能になる。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｅ）は、この発明の半導体容量装置の実施形態であるＭＩＭ容量素子の製造工程の前半を順に説明する図である。
【図２】図２（Ａ）〜図２（Ｄ）は、上記実施形態のＭＩＭ容量素子の製造工程の後半を説明する図である。
【図３】完成したＭＩＭ容量素子の断面図である。
【図４】従来の半導体装置の要部の概略断面図である。
【図５】従来の半導体装置の等価回路図である。
【図６】容量絶縁膜をＳｉＮとしたＭＩＭ容量の電圧依存性を示す特性図である。
【図７】容量絶縁膜をＳｉＯ２としたＭＩＭ容量の電圧依存性を示す特性図である。
【符号の説明】
１…半導体基板、２…第１層間絶縁膜、３…レジストパターン、４…溝、
５…タングステン膜、６…第１容量絶縁膜、７…第１金属膜、
８…第２容量絶縁膜、９…第２金属膜、１０…レジストパターン、
１１…レジストパターン、１２…第２層間絶縁膜、１３…ビアホール、
１４…タングステン膜、１５…配線層、
Ｃ１…第１ＭＩＭキャパシタ、Ｃ２…第２ＭＩＭキャパシタ、
１１６…フィールド絶縁層、１１７…層間絶縁層、
１１８…下部電極、１１９…キャパシタ用絶縁層、
１２０…導電性保護膜、１２１…上部電極、
１２２…第１ＭＯＳキャパシタ、２２３…第２ＭＯＳキャパシタ、
２２４…ゲート電極。
【発明の属する技術分野】
この発明は、半導体基板上に形成した半導体容量装置に関し、特に、印加電圧による容量値変動を抑えた半導体容量装置に関する。
【０００２】
【従来の技術】
半導体集積回路、特に、アナログ回路に用いられる半導体容量装置では容量の精度が回路全体の精度に大きく影響するので、印加電圧による容量値変動を抑えることが重要となる。
【０００３】
一方、半導体集積回路が微細化されるにつれて、トランジスタに必要な面積が減少するので、容量の面積も低減させることが必要となっている。このため、容量絶縁膜の薄膜化が行われているが、容量の電圧依存性係数は膜厚の２乗に反比例して大きくなる。したがって、容量絶縁膜を薄膜化しても、容量の電圧依存性を小さく保つことが重要な課題となる。
【０００４】
ところで、拡散層とポリシリコンとの間に絶縁膜を狭持した構造のキャパシタは、拡散層と基板との間にＰＮ接合容量が形成される。このＰＮ接合容量は、容量値の電圧依存性が大きいから、印加電圧に依存しないキャパシタを得ることが困難になる。
【０００５】
また、上，下部ポリシリコンの間に絶縁膜を狭持した構造のキャパシタの例として、特開平９−３６３１３に記載されたものなどがある。このタイプの容量素子は、ポリシリコンからなる電極の抵抗および容量値の電圧依存係数を低減させるために、ポリシリコン電極の濃度を高濃度にドーピングする必要がある。
【０００６】
しかし、いかに高濃度にドーピングしても、ポリシリコン電極自体に空乏層が発生し、電極間に与えられる電位差によって、上記空乏層の幅が変動する。このため、容量値が変動してしまい、高精度なアナログ回路には適していない。
【０００７】
一方、上，下部金属層の間に絶縁膜を狭持した構造のキャパシタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌキャパシタ：ＭＩＭキャパシタという）の例が、特開平５−１２９５２２に記載されている。このＭＩＭキャパシタは、図４に示すように、キャパシタの上部電極１２１がアルミニウムであり、下部電極１１８が高融点金属である。なお、１２０は導電性保護膜、１１９はキャパシタ用絶縁層、１１７は層間絶縁膜、１０１はシリコン基板である。このタイプの容量素子は、金属電極１２１，１１８が空乏化しないので、印加電圧に依存しないキャパシタを得ることができる。したがって、特に、アナログキャパシタに有効である。
【０００８】
また、特開平７−２２１５９９には、図５に示すように、２つのＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ２２２と２２３を逆並列に接続して、それぞれのＭＯＳキャパシタ２２２と２２３の有する容量の電圧依存性をキャンセルするようにしている。このＭＯＳキャパシタのゲート電極２２４が金属の場合、ＭＩＭキャパシタと同等の印加電圧に依存しないキャパシタを得ることができる。
【０００９】
【発明が解決しようとする課題】
ここで、図６に、容量絶縁膜として、シリコン窒化膜を用いたＭＩＭキャパシタの容量の電圧依存性を示す。図６から分かるように、ＭＩＭキャパシタにおいても、わずかではあるが容量値の電圧依存性を持っている。このため、より高性能なアナログ用キャパシタを実現するためには、ＭＩＭキャパシタであっても、その電圧依存性をさらに抑える必要がある。
【００１０】
そこで、この発明の目的は、従来のＭＩＭキャパシタよりも一層、容量値の電圧依存性を抑えることができる半導体容量装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体容量装置は、半導体基板上に作製され、下部電極と第１の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続された２つの第１のＭＩＭキャパシタと、
上記半導体基板上に作製され、下部電極と第２の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続され、上記２つの第１のＭＩＭキャパシタにそれぞれ連結された２つの第２のＭＩＭキャパシタとを備え、
上記第１のＭＩＭキャパシタと上記連結された第２のＭＩＭキャパシタは逆並列に接続されており、
上記第２の容量絶縁膜は、上記第１の容量絶縁膜とは異なる組成を有することを特徴としている。
【００１２】
この発明では、まず、半導体基板上に作製された１対のＭＩＭキャパシタの電極を逆並列（上部電極と下部電極をたすきに並列接続）に接続することで、容量の電圧依存性を小さくすることができる。
【００１３】
すなわち、容量の電圧依存性の関係は、次の式（１）で示されるように、電圧の２乗に比例して変化することが知られている。
【００１４】
Ｃ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１）
ここで、Ｃは容量値、Ｃ０は０［Ｖ］での容量値、Ｖは印加電圧、ａ，ｂは容量値の電圧依存性の１次と２次の係数である。
【００１５】
１対のＭＩＭキャパシタＣｍａ，Ｃｍｂを逆並列に接続すると、ＣｍａにＶの電圧が印加されると、Ｃｍｂには−Ｖの電圧が印加されるので、容量の電圧依存性はそれぞれ式（２），（３）であらわされる。
【００１６】
Ｃｍａ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （２）
Ｃｍｂ＝Ｃ０・（１−ａ・Ｖ＋ｂ・Ｖ２） … （３）
また、キャパシタＣｍａとＣｍｂとが並列に接続された容量Ｃｍは、式（４）で表される。
【００１７】
Ｃｍ＝Ｃｍａ＋Ｃｍｂ＝２Ｃ０・（１＋ｂ・Ｖ２） … （４）
ここで、容量の電圧依存係数Γを、次の式（５）で定義する。
【００１８】
Γ＝（Ｃ−Ｃ０）／Ｖ・１０６ ［ｐｐｍ］ … （５）
その結果、図６に示すＭＩＭ容量では、ａ＝−２０［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ２］であるので、ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐｐｍ］になり、逆並列に接続することで電圧依存性が小さくなることがわかる。
【００１９】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１，第２のＭＩＭキャパシタの容量の電圧依存性が、電圧の２次式で表され、この２次式の２次の項の係数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシタとで逆符号である。
【００２０】
この実施形態では、上記２次式の２次の項の係数が、第１，第２の２種類のＭＩＭキャパシタにおいて、逆符号であることによって、容量値の電圧依存性をさらに少なくすることができる。
【００２１】
すなわち、第１容量絶縁膜で形成される第１ＭＩＭキャパシタの容量値をＣｍ１とし、第１容量絶縁膜とは異なる第２容量絶縁膜で形成されるＭＩＭキャパシタの容量値をＣｍ２とすると、容量の電圧依存性は、前記した式（４）から、それぞれ次式（６），（７）であらわされる。
【００２２】
Ｃｍ１＝Ｃ０１・（１＋ｂ１・Ｖ２） … （６）
Ｃｍ２＝Ｃ０２・（１＋ｂ２・Ｖ２） … （７）
この式（６），（７）では、ｂ１，ｂ２は、第１，２ＭＩＭキャパシタの容量の電圧依存性の２次の係数である。なお、Ｃ０１は、第１ＭＩＭキャパシタの０［Ｖ］容量値であり、Ｃ０２は、第２ＭＩＭキャパシタの０Ｖでの容量値である。この式（６），（７）から、直ちに、２次係数ｂ１とｂ２とが逆符号であることで、（Ｃｍ１＋Ｃｍ２）の合成容量の電圧依存性を示す第２項を打ち消しあって小さくできることが分かる。
【００２３】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、上記第１のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数と、上記第２のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数とは、大きさが同じで符号が逆である。
【００２４】
この実施形態では、上記第１ＭＩＭキャパシタの電圧依存性の２次係数と第２ＭＩＭキャパシタの電圧依存性の２次係数とが逆符号で同じ大きさであるから、式（６），（７）から合成容量の電圧依存性を実質的に零にすることができる。
【００２５】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有している。
【００２６】
この実施形態では、第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有していることで、構造を簡単にできる。
【００２７】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、上記第１容量絶縁膜と第２容量絶縁膜との組み合わせが、シリコン酸化膜とシリコン窒化膜との組み合わせである。
【００２８】
この実施形態では、第１および第２容量誘電膜の組み合わせの一つとしてシリコン酸化膜とシリコン窒化膜の組合せとした。この組み合わせによれば、例えば、第１容量絶縁膜をシリコン酸化膜（膜厚３５ｎｍ）とし、第２容量絶縁膜をシリコン窒化膜（膜厚６５ｎｍ）とすると、容量の電圧依存性はそれぞれ図７，図６に示すようになる。
【００２９】
このとき、上記式（６），（７）において、Ｃ０１＝１［ｆＦ／μｍ２］、ｂ１＝−３０［ｐｐｍ／Ｖ２］、Ｃ０２＝１［ｆＦ／μｍ２］、ｂ２＝４［ｐｐｍ／Ｖ２］となる。この２つの容量の面積を、式（８）の関係を満たすように、第１ＭＩＭキャパシタと第２ＭＩＭキャパシタの面積が２：１５になるようにして、並列に接続すると並列に接続した容量Ｃｍ３は、式（９）で表される、すなわち、上記並列接続容量Ｃｍ３の電圧依存性を０にすることができる。
【００３０】
Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … （８）
Ｃｍ３＝Ｃｍ１＋Ｃｍ２＝Ｃ０１＋Ｃ０２ … （９）
このように、ＭＩＭ容量単体では、電圧依存係数Γが、−１６［ｐｐｍ］であっても、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、０［ｐｐｍ］にできる。
【００３１】
【発明の実施の形態】
以下、この発明の半導体容量装置の実施形態について図面を参照しなから説明する。
【００３２】
図１（Ａ）〜（Ｅ），図２（Ａ）〜（Ｄ），図３を順に参照して、この実施形態としてのＭＩＭキャパシタの製造過程を説明する。
【００３３】
まず、図１（Ａ）に示すように、半導体基板１上に、トランジスタ部（図示せず）を形成した後、第１層間絶縁膜２を堆積する。その後、図１（Ｂ）に示すように、レジストパターン３を形成し、フォトリソグラフィ工程を用いて開口部を形成し、このレジストパターン３をマスクにして、異方性エッチング技術等を用いて、第１層間絶縁膜２の表面を掘り下げ、１５０〜３００ｎｍ程度の溝４を形成する。
【００３４】
次に、上記レジストパターン３を除去した後、図１（Ｃ）に示すように、溝４を含む第１層間絶縁膜２の全面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法で、タングステン膜５を厚さ５００ｎｍ〜８００ｎｍ程度だけ堆積し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用いて、第１層間絶縁膜２の表面が露出するまで研磨する。このようにして、第１層間絶縁膜２中に埋め込まれた第１ＭＩＭキャパシタＣ１の下部電極となるタングステン膜５を形成する。
【００３５】
その後、図１（Ｄ）に示すように、第１容量絶縁膜６をプラズマＣＶＤ法で３０〜８０ｎｍ程度の膜厚に堆積させ、第１金属膜７をスパッタ法またはＣＶＤ法で４００〜６００ｎｍ程度の膜厚に堆積させる。さらに、第１容量絶縁膜とは異なる組成の第２容量絶縁膜８をプラズマＣＶＤ法で４０〜８０ｎｍ程度の膜厚に堆積させ、第２金属膜９をスパッタ法またはＣＶＤ法で２００〜４００ｎｍ程度の膜厚に堆積させる。ここで、上記第２容量絶縁膜８をシリコン窒化膜とし、第１容量絶縁膜６をシリコン酸化膜とすることが望ましい。
【００３６】
その後、図１（Ｅ）に示すように、フォトリソグラフィ工程によって形成されたレジストパターン１０をマスクとして、第２金属膜９を異方性エッチング技術等を用いて選択的に加工し、第２ＭＩＭキャパシタＣ２の上部電極となる第２金属膜９を形成する。
【００３７】
次に、図２（Ａ）に示すように、第２ＭＩＭキャパシタＣ２の下部電極を形成するために、フォトリソグラフィ工程によって形成されたレジストパターン１１をマスクとし、異方性エッチング技術等を用いて、第２容量絶縁膜８と第１金属膜７を選択的に加工し、第２ＭＩＭキャパシタＣ２を形成する。このようにして、第１金属膜７を共通の電極とする２種類のＭＩＭキャパシタＣ１，Ｃ２が形成される。
【００３８】
その後、図２（Ｂ）に示すように、第２層間絶縁膜１２を２０００〜３０００ｎｍ程度の厚さに堆積し、ＣＭＰ法で表面を平坦化し、フォトリソグラフィ技術と選択エッチング技術を利用して、絶縁膜の選択的な領域にビアホール１３を形成する。
【００３９】
次に、図２（Ｃ）に示すように、ビアホール１３の表面に、ＣＶＤ法またはスパッタ法を使用して、窒化チタン膜（図では省略）を３０〜６０ｎｍ程度形成した後、ＣＶＤ法で厚膜のタングステン膜１４を８００〜１５００ｎｍ程度堆積させる。これにより、ビアホール１３を窒化チタン膜とタングステン膜１４によって埋め込んだ状態にし、ＣＭＰ法を使用して、タングステン膜１４の表面から表面研磨を行い、ビアホール１３に埋め込まれているタングステン膜１４および窒化チタン膜以外のタングステン膜および窒化チタン膜を取り除く。これにより、ビアホール１３に窒化チタン膜とタングステン膜１４からなるプラグ１４を形成する。
【００４０】
その後、図２（Ｄ）に示すように、配線層１５を形成するために、例えば、窒化チタン膜を３０〜６０ｎｍ程度の厚さで形成した後、アルミニウム膜を４００〜６００ｎｍ程度の厚さで形成し、その上に、窒化チタン膜を３０〜６０ｎｍ程度形成した。その後、フォトリソグラフィ技術と選択エッチングを利用して、それらの膜を選択的に取り除くことにより、パターン化した配線層１５を形成する。
【００４１】
以上の製造工程によって、２種類の異なる容量絶縁膜６と８を持つＭＩＭキャパシタＣ１，Ｃ２とその配線層１５が形成される。すなわち、図３に示すように、第１ＭＩＭキャパシタＣ１は、下部電極５，第１容量絶縁膜６，上部電極７からなり、第２ＭＩＭキャパシタＣ２は、下部電極７，第２容量絶縁膜８，上部電極９からなる。したがって、第１ＭＩＭキャパシタＣ１の上部電極７と第２ＭＩＭキャパシタＣ２の下部電極７とが共通電極となっている。
【００４２】
そして、図３に左側と右側とに示す構造のように、第１ＭＩＭキャパシタＣ１の上部電極７と第２ＭＩＭキャパシタＣ２の下部電極７にプラグ１４を介して配線層１５−１，１５−３が接続されている。また、第１ＭＩＭキャパシタＣ１の下部電極５と第２ＭＩＭキャパシタＣ２の上部電極９にプラグ１４を介して配線層１５−２，１５−４が接続されている。
【００４３】
これにより、電極７を共通電極として、逆並列接続された第１ＭＩＭキャパシタＣ１と第２ＭＩＭキャパシタＣ２が形成される。したがって、この実施形態によれば、半導体基板１上に作製された１対のＭＩＭキャパシタＣ１，Ｃ２の電極５，７，９を逆並列（上部電極９，７と下部電極７，５をたすきに並列接続）に接続することで、双方の電圧依存性を打ち消し合うようにして、容量の電圧依存性を小さくすることができる。
【００４４】
すなわち、容量の電圧依存性の関係は、次の式（１１）で示されるように、電圧の２乗に比例して変化することが知られている。
【００４５】
Ｃ＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１１）
ここで、Ｃは容量値、Ｃ０は０［Ｖ］での容量値、Ｖは印加電圧、ａ，ｂは容量値の電圧依存性の１次と２次の係数である。
【００４６】
１対のＭＩＭキャパシタＣ１，Ｃ２を逆並列に接続すると、Ｃ１にＶの電圧が印加されると、Ｃ２には−Ｖの電圧が印加されるので、容量の電圧依存性はそれぞれ式（１２），（１３）であらわされる。
【００４７】
Ｃ１＝Ｃ０・（１＋ａ・Ｖ＋ｂ・Ｖ２） … （１２）
Ｃ２＝Ｃ０・（１−ａ・Ｖ＋ｂ・Ｖ２） … （１３）
また、キャパシタＣ１とＣ２とが並列に接続された容量Ｃ３は、式（１４）で表される。
【００４８】
Ｃ３＝Ｃ１＋Ｃ２＝２Ｃ０・（１＋ｂ・Ｖ２） … （１４）
ここで、容量の電圧依存係数Γを、次の式（５）で定義する。
【００４９】
Γ＝（Ｃ−Ｃ０）／Ｖ・１０６［ｐｐｍ］ … （１５）
その結果、図６に示すシリコン窒化膜を容量誘電膜８とするＭＩＭ容量Ｃ２では、ａ＝−２０［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ２］であるので、ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐｐｍ］になり、逆並列に接続することで電圧依存性が小さくなることがわかる。
【００５０】
さらに、第１ＭＩＭキャパシタＣ１は、シリコン酸化膜を第１容量絶縁膜６とし、第２ＭＩＭキャパシタＣ２は、シリコン窒化膜を第２容量絶縁膜８としたから、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、略０［ｐｐｍ］にできる。
【００５１】
より詳しくは、例えば、第１容量絶縁膜６をシリコン酸化膜（膜厚３５ｎｍ）とし、第２容量絶縁膜８をシリコン窒化膜（膜厚６５ｎｍ）とすると、容量の電圧依存性はそれぞれ図７，図６に示すようになる。
【００５２】
このことは、次の式（１６），（１７）において、
Ｃ１＝Ｃ０１・（１＋ｂ１・Ｖ２） … （１６）
Ｃ２＝Ｃ０２・（１＋ｂ２・Ｖ２） … （１７）
Ｃ０１＝１［ｆＦ／μｍ２］、ｂ１＝−３０［ｐｐｍ／Ｖ２］、Ｃ０２＝１［ｆＦ／μｍ２］、ｂ２＝４［ｐｐｍ／Ｖ２］となる。この２つの容量の面積を、次式（１８）の関係を満たすように、第１ＭＩＭキャパシタＣ１と第２ＭＩＭキャパシタＣ２の電極対向面積が２：１５になるようにして、並列に接続する。これによれば、並列に接続した容量Ｃ３は、次式（１９）で表される、すなわち、上記並列接続容量Ｃ３の電圧依存性を０にすることができる。
【００５３】
Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … （１８）
Ｃ３＝Ｃ１＋Ｃ２＝Ｃ０１＋Ｃ０２ … （１９）
このように、Ｃ２のように、ＭＩＭ容量単体では、電圧依存係数Γが、−１６［ｐｐｍ］であっても、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量Ｃ２とＣ１とを並列に接続し、互いの電圧依存性を打ち消すような誘電体組成と逆並列接続とによって、容量の電圧依存係数Γを、実質的に０［ｐｐｍ］にすることができる。
【００５４】
【発明の効果】
以上より明らかなように、この発明の半導体容量装置は、半導体基板上に作製された１対のＭＩＭキャパシタの電極を逆並列（上部電極と下部電極をたすきに並列接続）に接続し、かつ、２つのＭＩＭキャパシタの絶縁膜の材質を異なるものとすることで、双方の電圧依存性を打ち消し合うようにして、容量の電圧依存性を小さくすることができる。
【００５５】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、上記第１，第２のＭＩＭキャパシタの容量の電圧依存性が、電圧の２次式で表され、この２次式の２次の項の係数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシタとで逆符号であることによって、容量値の電圧依存性をさらに少なくすることができる。
【００５６】
また、他の実施形態の半導体容量装置は、上記第１のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数と、上記第２のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数とは、大きさが同じで符号が逆であるから、合成容量の電圧依存性を実質的に零にすることができる。
【００５７】
また、一実施形態の半導体容量装置は、上記半導体容量装置において、第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有していることで、構造を簡単にできる。
【００５８】
また、他の実施形態の半導体容量装置は、上記半導体容量装置において、第１および第２容量誘電膜の組み合わせの一つとしてシリコン酸化膜とシリコン窒化膜の組合せとした。この組み合わせによれば、容量の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列に接続し、互いの電圧依存性を打ち消すように接続することによって、容量の電圧依存係数Γを、０［ｐｐｍ］にできる。
【００５９】
したがって、本発明によれば、半導体集積回路に用いられているＭＩＭキャパシタの電圧依存性を低減することができ、アナログ集積回路の高精度化が可能になり、容量絶縁膜の薄膜化による容量面積の低減も可能になる。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｅ）は、この発明の半導体容量装置の実施形態であるＭＩＭ容量素子の製造工程の前半を順に説明する図である。
【図２】図２（Ａ）〜図２（Ｄ）は、上記実施形態のＭＩＭ容量素子の製造工程の後半を説明する図である。
【図３】完成したＭＩＭ容量素子の断面図である。
【図４】従来の半導体装置の要部の概略断面図である。
【図５】従来の半導体装置の等価回路図である。
【図６】容量絶縁膜をＳｉＮとしたＭＩＭ容量の電圧依存性を示す特性図である。
【図７】容量絶縁膜をＳｉＯ２としたＭＩＭ容量の電圧依存性を示す特性図である。
【符号の説明】
１…半導体基板、２…第１層間絶縁膜、３…レジストパターン、４…溝、
５…タングステン膜、６…第１容量絶縁膜、７…第１金属膜、
８…第２容量絶縁膜、９…第２金属膜、１０…レジストパターン、
１１…レジストパターン、１２…第２層間絶縁膜、１３…ビアホール、
１４…タングステン膜、１５…配線層、
Ｃ１…第１ＭＩＭキャパシタ、Ｃ２…第２ＭＩＭキャパシタ、
１１６…フィールド絶縁層、１１７…層間絶縁層、
１１８…下部電極、１１９…キャパシタ用絶縁層、
１２０…導電性保護膜、１２１…上部電極、
１２２…第１ＭＯＳキャパシタ、２２３…第２ＭＯＳキャパシタ、
２２４…ゲート電極。
Claims (5)
- 半導体基板上に作製され、下部電極と第１の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続された２つの第１のＭＩＭキャパシタと、
上記半導体基板上に作製され、下部電極と第２の容量絶縁膜と上部電極とを有すると共に互いに逆並列に接続され、上記２つの第１のＭＩＭキャパシタにそれぞれ連結された２つの第２のＭＩＭキャパシタとを備え、
上記第１のＭＩＭキャパシタと上記連結された第２のＭＩＭキャパシタは逆並列に接続されており、
上記第２の容量絶縁膜は、上記第１の容量絶縁膜とは異なる組成を有することを特徴とする半導体容量装置。 - 請求項１に記載の半導体容量装置において、
上記第１，第２のＭＩＭキャパシタの容量の電圧依存性が、電圧の２次式で表され、この２次式の２次の項の係数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシタとで逆符号であることを特徴とする半導体容量装置。 - 請求項１または２に記載の半導体容量装置において、
上記第１のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数と、上記第２のＭＩＭキャパシタの容量の電圧依存性を表す２次式の２次の項の係数とは、大きさが同じで符号が逆であることを特徴とする半導体容量装置。 - 請求項１または２に記載の半導体容量装置において、
上記第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭキャパシタの下部電極を共有していることを特徴とする半導体容量装置。 - 請求項１または２に記載の半導体容量装置において、
上記第１容量絶縁膜と第２容量絶縁膜との組み合わせが、シリコン酸化膜とシリコン窒化膜との組み合わせであることを特徴とする半導体容量装置。
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