KR100425912B1 - 반도체 커패시터 장치 - Google Patents
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Abstract
본 발명에 따른 반도체 커패시터 장치는, 반도체 기판(1) 상에 쌍을 이루는 제 1 및 제 2 MIM 커패시터(C1, C2)를 갖는다. 제 1 및 제 2 MIM 커패시터는 각각 다른 조성의 커패시터 절연막(6, 8)을 포함하고 있다. 또한, 제 1 및 제 2 MIM 커패시터의 상부 전극(7, 9)과 하부 전극(5, 7)은 역병렬로 접속되어 있다. 이러한 배치는 제 1 및 제 2 MIM 커패시터의 전압 의존성을 서로 상쇄하는 것을 촉진하여, 반도체 커패시터 장치에 있어 용량의 전압 의존성을 감소시킬 수 있다.
Description
본 발명은, 반도체 기판 상에 형성된 반도체 커패시터 장치에 관한 것으로, 보다 상세하게는, 인가 전압에 의한 용량치 변동을 감소시킨 반도체 커패시터 장치에 관한 것이다.
반도체 집적 회로, 특히, 아날로그 회로에 사용되는 반도체 커패시터 장치에 있어서, 용량의 정밀도가 회로전체의 정밀도에 크게 영향을 미치기 때문에, 인가전압에 의한 용량치 변동을 감소시키는 것이 중요하게 된다.
한편, 반도체 집적 회로가 미세화됨에 따라, 트랜지스터에 필요한 면적이 감소된다. 따라서, 용량의 면적도 감소시킬 필요가 있다. 이 때문에, 커패시터 절연막의 박막화가 이루어지고 있으나, 용량의 전압 의존성 계수가 막 두께의 자승에 반비례하여 증가하게 된다. 따라서, 커패시터 절연막을 박막화 하더라도, 용량의 전압 의존성을 작게 유지하는 것이 중요한 과제가 된다.
그런데, 확산층과 폴리실리콘 사이에 절연막을 샌드위치한 구조의 커패시터는, 확산층과 기판 사이에 PN 접합 용량을 형성한다. 이 PN 접합 용량은, 용량치의 전압 의존성이 크기 때문에, 인가 전압에 의존하지 않은 커패시터를 얻기가 어려워진다.
또한, 상기 하부 폴리실리콘 사이에 절연막을 샌드위치한 구조의 커패시터의 예로는, 일본 공개 특허 공보 제 9-36313 호에 기재된 것 등이 있다. 이러한 유형의 커패시터 소자는, 폴리실리콘으로 이루어지는 전극의 저항 및 용량치의 전압 의존 계수를 감소시키기 위해서, 폴리실리콘 전극의 농도를 고농도에서 도핑해야 한다.
그러나, 고농도로 도핑하더라도, 폴리실리콘 전극 자체에 공핍층(depletion layer)이 생성된다. 전극 전위차에 의해, 상기 공핍층의 폭이 변동하고, 이 때문에, 용량치가 변동한다. 따라서, 고정밀도인 아날로그 회로에는 적합하지 않다.
한편, 상기 하부 금속층의 사이에 절연막을 샌드위치한 구조의 커패시터(금속-절연체-금속 커패시터 : MIM(Metal-Insulator-Meta1) 커패시터)의 예가, 일본공개 특허 공보 제 5 - 12 9522호에 기재되어 있다. 이 MIM 커패시터는, 도4에 나타낸 바와 같이, 커패시터의 상부 전극(121)은 알루미늄이고, 하부 전극(118)은 고융점 금속이다. 또한, 도면에서, 120은 도전성 보호막, 119는 커패시터용 절연층, 117은 층간 절연막, 101은 실리콘 기판이다. 이러한 유형의 커패시터 소자는, 금속 전극(121, 118)이 공핍화(空乏化)하지 않기 때문에, 인가 전압에 의존하지 않은 커패시터를 얻을 수 있다. 따라서, 특히, 아날로그 커패시터에 유용하다.
또한, 공개 특허 공보 제7-221599호에는, 도5에 나타낸 바와 같이, 2개의 MOS(Metal-Oxide-Semiconductor)커패시터(222 및 223)를 역병렬로 접속시켜, 각각의 MOS 커패시터(222 및 223)가 갖는 용량의 전압 의존성을 상쇄하도록 하고 있다. 이 MOS 커패시터의 게이트 전극(224)이 금속인 경우, MIM 커패시터와 동등한 인가 전압에 의존하지 않는 커패시터를 얻을 수 있다.
도6는, 커패시터 절연막으로서, 실리콘 질화막을 사용한 MIM 커패시터의 용량 전압 의존성을 나타낸다. 도6으로부터 알 수 있는 바와, MIM 커패시터에 있어서도, 얼마 안되지만 용량치의 전압 의존성을 가지고 있다. 이것 때문에, 보다 고성능인 아날로그용 커패시터를 실현하기 위해서는, MIM 커패시터이더라도, 그 전압 의존성을 더 감소시킬 필요가 있다.
따라서, 본 발명의 목적은, 종래의 MIM 커패시터 보다 더 용량치의 전압 의존성을 감소시킬 수 있는 반도체 커패시터 장치를 제공하는 것이다.
도1A, lB, lC, lD, 및 lE는, 본 발명의 반도체 커패시터 장치의 일 실시형태인 MIM 커패시터 소자의 제조공정 전반을 설명하는 도면이다.
도2A, 2B, 2C, 및 2D는, 상기 본 발명의 일 실시형태에 따른 MIM 커패시터 소자의 제조공정 후반을 설명하는 도면이다.
도3은, 완성된 MIM 커패시터 소자의 단면도이다.
도4는, 종래 반도체 장치의 요부 개략 단면도이다.
도5는, 종래 반도체 장치의 등가 회로도이다.
도6은, 커패시터 절연막을 SiN으로 한 MIM 커패시터에 있어 용량의 전압 의존성을 나타내는 특성도이다.
도7은, 커패시터 절연막을 SiO2로 한 MIM 커패시터에 있어 용량의 전압 의존성을 나타내는 특성도이다.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 2: 제 1 층간 절연막
3: 레지스트 패턴 4: 그루우브
5: 텅스텐 막 6: 제 1 커패시터 절연막
7: 제 1 금속막 8: 제 2 커패시터 절연막
9: 제 2 금속막 10: 레지스트 패턴
11: 레지스트 패턴 12: 제 2 층간 절연막
13: 비아 홀(via hole) 14: 텅스텐 막
15: 배선층 C1: 제 1 MIM 커패시터
C2: 제 2 MIM 커패시터 116: 필드 절연층
117: 층간 절연층 118: 하부 전극
119: 커패시터용 절연층 120: 도전성 보호막
121: 상부 전극 122: 제 1 MOS 커패시터
223: 제 2 MOS 커패시터 224: 게이트 전극
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 커패시터 장치는,
반도체 기판 상에 형성되며, 하부 전극, 제 1 커패시터 절연막 및 상부 전극을 갖는 제 1 MIM 커패시터, 및
상기 반도체 기판 상에 제작되며, 하부 전극, 제 2 커패시터 절연막 및 상부 전극을 갖는 제 2 MIM 커패시터를 포함하며,
상기 제 1 및 제 2 MIM 커패시터의 하부 전극 및 상부 전극이 전기적으로 역병렬 접속되어 있으며,
상기 제 2 커패시터 절연막의 조성이, 상기 제 1 커패시터 절연막의 조성과 다른 것을 특징으로 한다.
본 발명에 따라, 우선, 반도체 기판 상에 제작된 한 쌍의 MIM 커패시터(즉, 제 1 및 제 2 MIM 커패시터)의 전극을 역병렬(즉, 제 1 및 제 2 커패시터가 서로 평행하게 접속되고, 제 1 MIM 커패시터의 상부 및 하부 전극이 제 2 MIM 커패시터의 하부 및 상부 전극과 각각 접속)로 접속하는 것으로, 용량의 전압 의존성을 감소시킬 수 있다.
즉, 용량의 전압 의존성의 관계는, 다음 식(1)으로 나타낸 바와 같이, 전압의 2승에 비례하여 변화하는 것으로 알려지고 있다.
C= CO·(1+ a·V+ b·V2) ···(1)
상기 식에서, C는 용량치, CO는 O[V]에서의 용량치, V는 인가 전압, a, b는 용량치의 전압 의존성의 1차항 및 2차항의 계수이다.
한 쌍의 MIM 커패시터(Cma 및 Cmb)를 역병렬로 접속하는 경우, Cma에 V의 전압이 인가되면, Cmb에는 -V의 전압이 인가되기 때문에, 용량의 전압 의존성은 각각 식(2) 및 (3)으로 나타내어진다.
Cma= CO·(1+ a·V+ b·V2) ···(2)
Cmb= CO·(1-a·V+ b·V2) ···(3)
또한, 커패시터 Cma 및 Cmb가 병렬로 접속된 용량 Cm은, 식(4)으로 표현된다.
Cm= Cma + Cmb = 2 C0·(1+ b·V2) ··· (4)
여기에서, 용량의 전압 의존 계수 Γ는 다음 식(5)으로 정의된다.
Γ=(C-CO)/V·1O6[ppm] ··· (5)
도6에 나타낸 MIM 커패시터의 경우, a = -20 [ppm/V], b = 4 [ppm/V2]이다. 따라서, 단일 MIM 커패시터를 사용하는 경우, 1[V] 인가 전압에서 Γ=-16 [ppm]이지만, 두개의 MIM 커패시터를 역병렬로 접속시키면, Γ= 4 [ppm]이 되어, 역병렬로 접속시킴으로써 전압 의존성을 감소시킬 수 있다는 것을 알 수 있다.
또한, 본 발명의 일 실시예의 상기 반도체 커패시터 장치에 있어서, 상기 제 1 및 제 2 MIM 커패시터 용량의 전압 의존성은, 전압의 2차식으로 표현되고, 이 2차식의 2차항의 계수는, 상기 제 1 MIM 커패시터와 제 2 MIM 커패시터는 서로 반대의 부호를 갖는다.
이러한 실시형태에 있어서, 상기 2차식의 2차항의 계수가, 제 1 및 제 2 MIM 커패시터가 서로 반대 부호이며, 따라서, 용량치의 전압 의존성을 더 적게 할 수 있다.
즉, 제 1 커패시터 절연막으로 형성되는 제 1 MIM 커패시터의 용량치를 Cm1로 하고, 제 l 커패시터 절연막과는 다른 제 2 커패시터 절연막으로 형성되는 MIM 커패시터의 용량치를 Cm2로 하면, 용량의 전압 의존성은, 상기 식(4)부터, 각각 다음 식 (6) 및 (7)으로 나타내어진다.
Cm1= CO1·(l+ b1·V2) ···(6)
Cm2= C02·(1+ b2·V2) ···(7)
상기 식 (6) 및 (7)에서, b1 및 b2는, 제 1 및 제 2 MIM 커패시터 용량의 전압 의존성의 2차항 계수이다. 또한, C01은, 제 1 MIM 커패시터의 0[V]에서의 용량치이고, C02는, 제 2 MIM 커패시터의 0V에서의 용량치이다. 이 식(6) 및 (7)으로 부터, 2차항 계수 b1과 b2의 부호가 서로 반대이기 때문에, 이차항 값의 합계인 합성 용량(Cm1+ Cm2)이 작아지게 됨을 알 수 있다.
또한, 다른 실시형태의 반도체 커패시터 장치에 있어서, 상기 제 1 MIM 커패시터의 용량의 전압 의존성을 나타내는 2차식의 2차항 계수와, 상기 제 2 MIM 커패시터의 용량의 전압 의존성을 나타내는 2차식의 2차항 계수는, 동일한 태양 및 크기를 가지고 부호가 반대이다.
이러한 실시형태에 있어서는, 상기 제 1 MIM 커패시터에 있어 용량의 전압의존성의 2차항 계수와 제 2 MIM 커패시터에 있어 용량의 전압 의존성의 2차항 계수가 서로 반대 부호로 같은 크기이므로, 식(6) 및 (7)으로 부터 합성용량의 전압 의존성을 실질적으로 영으로 할 수 있다.
본 발명에 따른 일 실시예의 반도체 커패시터 장치에 있어서, 상기 제 1 및 제 2 의 MIM 커패시터가 상기 제 1 MIM 커패시터의 상부 전극과 상기 제 2 MIM 커패시터의 하부 전극으로서 역할 하는 1개의 금속층을 공유하고 있다.
이러한 실시형태에 있어서는, 제 1 MIM 커패시터의 상부 전극과 상기 제2 MIM 커패시터의 하부 전극으로서 상기 금속층을 공유하고 있는 것으로, 구조를 간단히 할 수 있다.
또한, 본 발명의 일 실시형태로서, 상기 제 1 커패시터 절연막과 제 2 커패시터 절연막 중 하나는 실리콘 산화막으로 이루어지고, 상기 제 1 커패시터 절연막과 제 2 커패시터 절연막 중 다른 하나는 실리콘 질화막으로 이루어진다.
이러한 실시 형태에서는, 예컨대, 제 1 커패시터 절연막을 실리콘 산화막(막 두께 35nm)으로 하고, 제 2 커패시터 절연막을 실리콘 질화막(막 두께 65nm)으로 하면, 용량의 전압 의존성은 각각 도7 및 도6에 나타낸 바와 같이 된다.
이 때, 상기 식(6) 및 (7)에 있어서, CO1 = 1[fF/μm2], b1 = -3O [ppm/V2], CO2= 1 [fF/μm2], b2= 4[ppm/V2]로 된다. 이러한 커패시터의 용량이 하기 식(8)의 관계를 만족하고, 제 1 MIM 커패시터와 제2 MIM 커패시터의 면적이 2:15가 되도록 하여, 병렬로 접속시키면, 병렬로 접속한 용량 Cm3은, 하기 식(9)으로 표현된다,즉, 상기 병렬 접속 용량 Cm3의 전압 의존성을 0으로 할 수 있다.
C01·b1+ C02·b2= 0 ···(8)
Cm3= Cm1+ Cm2= C01+ C02 ···(9)
이와 같이, 단일 MIM 커패시터에 대한 전압 의존 계수 Γ가 -16 [ppm]이더라도, 용량의 전압 의존성의 특성이 다른 두 MIM 커패시터를 역병렬로 접속시켜, 서로의 전압 의존성을 상쇄 또는 억제시킴으로써, 커패시터 장치의 전압 의존 계수 Γ를, 0[ppm]으로 할 수 있다.
본 발명의 다른 목적, 특징, 및 이점은 후술하는 바에 의해 보다 분명히 이해될 수 있다.
이하에서, 본 발명의 반도체 커패시터 장치의 실시형태를 첨부되는 도면에 의해 보다 상세히 설명한다. 하기의 설명은 본 발명을 설명하기 위한 것일 뿐 본 발명을 제한하는 것은 아니다.
도1A∼1E, 도2A∼2D, 및 도3을 순차적으로 참조하여, 본 발명의 일 실시형태로서의 MIM 커패시터의 제조과정을 설명한다.
우선, 도1A에 나타낸 바와 같이, 반도체 기판(1) 상에, 트랜지스터 부(도시하지 않음)를 형성한 후, 제 1 층간 절연막(2)을 퇴적한다. 그 후, 도1B에 나타낸 바와 같이, 레지스트 패턴(3)을 형성하고, 포토리소그래피 공정을 사용하여 개구부를 형성한다. 이러한 레지스트 패턴(3)을 마스크를 사용하고, 이방성 에칭 기술 등을 이용하여 제 1 층간 절연막(2)의 표면을 에칭하여, 약 150∼300 nm 정도 깊이의 그루우브를 형성한다.
다음, 상기 레지스트 패턴(3)을 제거한 뒤, 그루우브(4)를 포함하는 제 1 층간 절연막(2)의 전체 면에, 예컨대, CVD(Chemical Vapour Deposition)법으로, 텅스텐 막(5)을 약 500 nm∼800 nm 정도 두께로 퇴적한다. 그 후, 도1C에 나타낸 바와 같이, CMP(Chemical Mechanical Polish)법을 이용하여, 제 1 층간 절연막(2)의 표면이 노출할 때까지 연마한다. 이렇게 하여, 제 1 층간 절연막(2) 중에 매장되고, 제 1 MIM 커패시터(C1)의 하부 전극으로 되는 텅스텐 막(5)을 형성한다.
그 후, 도1D에 나타낸 바와 같이, 제 1 커패시터 절연막(6)을 플라즈마 CVD 법을 이용하여 약 30∼80 nm 정도의 막 두께로 퇴적시키고, 제 1 금속막(7)을 스퍼터링법 또는 CVD 법을 사용하여 약 400∼600 nm 정도의 막 두께로 퇴적시킨다. 또한, 제 1 커패시터 절연막과 다른 조성의 제 2 커패시터 절연막(8)을 플라즈마 CVD 법을 이용하여 약 40∼80 nm 정도 두께의 막 두께로 퇴적시키고, 제 2 금속막(9)을 스퍼터링법 또는 CVD 법을 이용하여 약 200∼400 nm 정도의 막 두께로 퇴적시킨다. 여기서, 상기 제 2 커패시터 절연막(8)은 실리콘 질화막으로 하고, 제 1 커패시터 절연막(6)은 실리콘 산화막으로 하는 것이 바람직하다.
그 후, 도1E에 나타낸 바와 같이, 포토리소그래피 공정에 의해 형성된 레지스트 패턴(10)을 마스크로 사용하고, 제 2 금속막(9)을 이방성 에칭 기술 등을 이용하여 선택적으로 가공하여, 제 2 MIM 커패시터(C2)의 상부 전극이 되는 제 2 금속막(9)을 형성한다.
다음, 도2A에 나타낸 바와 같이, 제 2 MIM 커패시터(C2)의 하부 전극을 형성하기 위하여, 포토리소그래피 공정에 의해 형성된 레지스트 패턴(11)을 마스크로사용하고, 이방성 에칭 기술 등을 이용하여 제 2 커패시터 절연막(8)과 제 1 금속막(7)을 선택적으로 가공하여, 제 2 MIM 커패시터(C2)를 형성한다. 이렇게 하여, 제 1 금속막(7)을 공통 전극으로 하는 두 가지의 MIM 커패시터(C1 및 C2)가 형성된다.
그 후, 제 2 층간 절연막(12)을 약 2000∼3000nm 정도의 두께로 퇴적한다. CMP법으로 막의 표면을 평탄화한다. 그 후, 도2B에 나타낸 바와 같이, 포토리소그래피 기술과 선택적 에칭기술을 이용하여, 막을 선택적으로 가공하여 절연막의 선택적인 영역에 비아 홀(13)을 형성한다.
다음, 비아 홀(13)의 표면에, CVD 법 또는 스퍼터링법을 사용하여, 질화티탄막(도시하지 않음)을 약 30∼60 nm 정도 두께로 형성한 뒤, CVD 법으로 두꺼운 텅스텐막(14)을 약 800∼1500 nm 정도 두께로 퇴적시킨다. 이것에 의해, 비아 홀(13)이 질화티탄막과 텅스텐막(14)에 의해 충전된 상태를 얻는다. 그 후, CMP 법을 사용하여 텅스텐막(14)의 표면을 시작으로 표면 연마하여, 비아 홀(13)에 충전된 텅스텐막(14) 및 질화티탄막 이외의 텅스텐막 및 질화티탄막을 제거하여, 각 비아 홀(13)내에 질화티탄막과 텅스텐막(14)으로 이루어지는 플러그(14, 편의상 텅스텐 막과 동일 참조 부호)를 형성한다.
그 후, 도2D에 나타낸 바와 같이, 배선층(15)을 형성하기 위하여, 예컨대, 질화티탄막을 약 30∼60 nm 정도의 두께로 형성한 뒤, 알루미늄 막을 약 400∼600 nm 정도의 두께로 형성하고, 그 위에, 질화티탄막을 약 30∼60 nm 정도의 두께로 형성하였다. 그 후, 포토리소그래피 기술과 선택 에칭을 이용하여, 그들 막을 선택적으로 제거함으로써, 패턴화한 배선층(15)을 형성한다.
이상의 제조공정에 의해, 상이한 두께의 커패시터 절연막(6 및 8)을 가지는 MIM 커패시터(C1 및 C2)와 그 배선층(15)이 형성된다. 즉, 도3에 나타낸 바와 같이, 제 1 MIM 커패시터(C1)는, 하부 전극(5),제 1 커패시터 절연막(6), 및 상부 전극(7)으로 이루어지며, 제 2 MIM 커패시터(C2)는, 하부 전극(7), 제 2 커패시터 절연막(8), 및 상부 전극(9)으로 이루어진다. 따라서, 제 1 MIM 커패시터(C1)의 상부 전극(7)과 제 2 MIM 커패시터(C2)의 하부 전극(7)이 공통 전극(7)으로 된다.
또한, 두 쌍의 제 1 및 제 2 MIM 커패시터가 도시된 도3의 좌측 및 우측의 구조에 있어서, 제 1 MIM 커패시터(C1)의 상부 전극(7)과 제 2 MIM 커패시터(C2)의 하부 전극(7)에 플러그(14)를 사이에 두고 배선층(15-1 및 15-3)이 접속되어 있다. 또한, 제 l MIM 커패시터(C1)의 하부 전극(5)과 제 2 MIM 커패시터(C2)의 상부 전극(9)에 플러그(14)를 사이에 두고 배선층(15-2 및 15-4)이 접속되어 있다.
이러한 배치에 의해, 전극(7)을 공통 전극으로 사용하여, 역병렬 접속된 제 1 MIM 커패시터(C1) 및 제 2 MIM 커패시터(C2)가 형성된다. 따라서, 이 실시형태에 의하면, 반도체 기판(1) 상에 형성된 한 쌍의 MIM 커패시터(C1 및 C2)의 전극(5, 7, 및 9)을 역병렬[즉, 상부 및 하부전극(9 및 5)이 하부 및 상부 전극(7 및 7)에 병렬 접속]로 접속하는 것으로, 쌍방의 전압 의존성을 서로 상쇄하도록 하여, 용량의 전압 의존성을 작게 할 수 있다.
보다 상세하게, 용량의 전압 의존성의 관계는, 다음 식(11)으로 나타낸 바와 같이, 전압의 2승에 비례하여 변화하는 것으로 알려지고 있다.
C= CO·(l+ a·V+ b·V2) ···(11)
여기에서, C는 용량치, CO는 O[V]에서의 용량치, V는 인가 전압, a, b는 용량치의 전압 의존성의 1차항 및 2차항의 계수이다.
한 쌍의 MIM 커패시터 C1, C2를 역병렬에 접속하는 경우, C1에 V의 전압이 인가되면, C2에는 -V의 전압이 인가되기 때문에, 용량의 전압 의존성은 각각 식(12),(l3)로 나타내어진다.
C1= CO·(1+ a·V+ b·V2) ···(12)
C2= CO·(1-a·V+ b·V2) ···(13)
또한, 커패시터 C1 및 C2가 병렬로 접속된 커패시터의 용량(C3)는, 식(14)으로 표시된다.
C3= C1+ C2= 2 CO·(1+ b·V2) ···(14)
여기에서, 용량의 전압의존계수 Γ는 다음 식(15)으로 정의한다.
Γ=(C-CO)/V·106[ppm] ···(15)
도6에 도시한 바와 같은 실리콘 질화막을 커패시터 절연막(8)으로 사용하는 MIM 커패시터(C2)에 있어서는, a=-20 [ppm/V], b= 4 [ppm/V2]이다. 따라서, 단일 MIM 커패시터이 경우에는, 1 [V]에서 F=-16 [ppm]이지만, MIM 커패시터를 역병렬로 접속시키면, Γ= 4 [ppm]로 되어, 역병렬로 접속하는 것에 의해 전압 의존성을 작게 할 수 있음을 알 수 있다.
또한, 제 1 MIM 커패시터(C1)는 실리콘 산화막을 제 1 커패시터 절연막(6)으로 사용하고, 제 2 MIM 커패시터(C2)는 실리콘 질화막을 제 2 커패시터 절연막(8)으로 사용한다. 따라서, 제 1 및 제 2 MIM 커패시터는 상이한 용량의 전압 의존성을 갖는다. 제 1 및 제 2 MIM 커패시터를 병렬로 접속시켜, 상호간의 전압 의존성을 상쇄하도록 접속시킴으로써, 커패시터 장치에 있어서, 용량의 전압 의존 계수 Γ를 약 O [ppm]으로 할 수 있게 된다.
보다 상세하게는, 예컨대, 제 1 커패시터 절연막(6)을 실리콘 산화막(막 두께 35nm)으로 하고, 제 2 커패시터 절연막(8)을 실리콘 질화막(막 두께 65nm)으로 한 경우, 용량의 전압 의존성은 각각 도7 및 도6에 나타낸 바와 같다.
이는, 다음 식(16 및 17)을 의미한다.
C1= C01·(1+ b1·V2) ···(16)
C2= C02·(1+ b2·V2) ···(17)
여기에서, CO1= 1 [fF/μm2], b1= -3O [ppm/V2], CO2= 1 [fF/μm2], b2= 4 [ppm/V2]이다. 제 1 및 제 2 MIM 커패시터가 다음 식(18)을 만족하고, 제 1 MIM 커패시터(C1)와 제 2 MIM 커패시터(C2)의 전극 대향 면적이 2 : 15가 되도록 서로 병렬로 접속하는 경우, 병렬로 접속한 커패시터의 용량(C3)는, 다음 식(19)으로 표현된다, 즉, 상기 병렬 접속 커패시터에 있어 용량(C3)의 전압 의존성을 0으로 할 수있다.
C 01·b1+ C02·b2= 0 … (18)
C3= C1+ C2= C01+ C02 … (19)
이와 같이, 제 2 MIM 커패시터(C2)만이 사용되는 단일 MIM 커패시터에서는, 전압의존계수 Γ가, -16[ppm]이나, 용량의 전압 의존성이 다른 두 MIM 커패시터(C2 및 C1)를 병렬로 접속시켜, 상호간의 전압 의존성을 상쇄하도록 한 상이한 유전체 조성과 상이한 전압-의존성을 가지는 두 MIM 커패시터(C1 및 C2)의 역병렬 접속에 의하여, 용량의 전압 의존 계수 Γ를 실질적으로 O [ppm]으로 할 수 있다.
이상에서 본 발명을 상세히 설명하였으나, 이에는 여러 가지 변경이 가해질 수 있음은 분명하다. 이러한 변경이 본 발명의 범주 밖으로 간주되어서는 안되며, 당업자에 있어서 자명한 변경은 모두 첨부되는 특허 청구의 범위에 의해 한정되는 본 발명의 범주 내로 간주될 수 있다.
본 발명에 따라, 용량치의 전압 의존성을 보다 감소시킬 수 있는 반도체 커패시터 장치를 얻을 수 있다.
Claims (7)
- 반도체 기판(1) 상에 형성되며, 하부 전극(5), 제 1 커패시터 절연막(6) 및 상부 전극(7)을 갖는 제 1 MIM 커패시터(C1), 및상기 반도체 기판(1) 상에 형성되며, 하부 전극(7), 제 2 커패시터 절연막(8) 및 상부 전극(9)을 갖는 제 2 MIM 커패시터(C2)를 포함하며,상기 제 1 및 제 2 MIM 커패시터의 하부 전극(5, 7) 및 상부 전극(7, 9)이 전기적으로 역병렬 접속되어 있으며,상기 제 2 커패시터 절연막(8)의 조성이, 상기 제 1 커패시터 절연막(6)의 조성과 다르고,상기 제 1 및 제 2 MIM 커패시터(C1, C2)에 있어서, 용량의 전압 의존성이, 전압의 2차식으로 표현되고, 이 2차식의 2차항의 계수가, 서로 반대 부호인 것을 특징으로 하는 반도체 커패시터 장치.
- 삭제
- 제 1 항에 있어서, 상기 2차식의 2차항의 계수의 크기가 같은 것을 특징으로 하는 반도체 커패시터 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 및 제 2 MIM 커패시터(C1, C2)가 상기 제 1 MIM 커패시터의 상부 전극 및 상기 제 2 MIM 커패시터의 하부 전극으로서 역할 하는 금속층(7)을 공유하고 있는 것을 특징으로 하는 반도체 커패시터 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 커패시터 절연막 및 제 2 커패시터 절연막 중 어느 하나(6)가 실리콘 산화막으로 이루어지고, 상기 제 1 커패시터 절연막 및 제 2 커패시터 절연막 중 다른 하나(8)가 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 커패시터 장치.
- 제 1 항에 있어서, 상기 제 2 MIM 커패시터 및 제 1 의 MIM 커패시터가 서로 적층되어 있는 것을 특징으로 하는 반도체 커패시터 장치.
- 제 4 항에 있어서, 상기 제 1 MIM 커패시터(C1)의 하부 전극(5) 및 제 1 커패시터 절연막(6), 상기 금속층(7), 및 상기 제 2 MIM 커패시터(C2)의 제 2 커패시터 절연막(8) 및 상부 전극(9)이 순서대로 적층되어 있고, 상기 제 1 MIM 커패시터의 하부 전극(5)이 상기 제 2 MIM 커패시터의 상부 전극(9)과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 커패시터 장치.
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