JP6457891B2

JP6457891B2 - 半導体装置

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Publication number: JP6457891B2
Application number: JP2015116765A
Authority: JP
Inventors: 浩太郎長倉
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2015-06-09
Filing date: 2015-06-09
Publication date: 2019-01-23
Anticipated expiration: 2035-06-09
Also published as: JP2017005086A

Description

本発明は、半導体装置に関する。

容量素子としてポリシリコン（ＰｏｌｙＳｉ）を上下電極に用いたＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ）容量素子や、配線層のメタルを上下電極に用いたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子が知られている。特にＭＩＭ容量素子はＰＩＰ容量素子に比べ、Ｓｉ基板との寄生容量が小さく、電圧印加時の電極空乏化が起こらないため、容量値の電圧依存性が小さく有用である。ＭＩＭ容量素子として、特許文献１のような構造が知られている。

特開２００６−１９０８８９号公報

ＭＩＭ容量素子は上部電極と下部電極とが空乏化しないものの、誘電体そのものは分極する。このため、ＭＩＭ容量素子においても、電圧印加の際に容量値は変動してしまう。この変動が大きい場合には、ＭＩＭ容量素子であっても、容量素子として予定した機能を発揮しえない可能性がある。
そこで、本発明はこのような事情に鑑みてなされたものであって、電圧印加の際の容量値変動を抑制する（すなわち、容量値の電圧依存性を低減する）ことができるようにした半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る半導体装置は、下部電極、上部電極、前記下部電極と前記上部電極との間に位置する容量絶縁膜を有する容量素子と、前記容量素子上に形成されて前記上部電極に接する保護絶縁膜と、を備え、前記容量絶縁膜は窒素を含まない窒素非含有酸化シリコンで形成されており、前記保護絶縁膜は窒素を含む窒素含有シリコンで形成されており、前記容量素子の面積をＳとし、前記容量素子の周辺長をＬとし、前記下部電極及び前記上部電極間に電圧を印加していないときの前記容量素子の単位面積当たりの容量値をＣａ０とし、前記下部電極及び前記上部電極間に電圧を印加していないときの前記容量素子の単位周辺長当たりの容量値をＣｐ０とし、前記容量素子の面積に係る電圧２次係数をＶｄａ２とし、前記容量素子の周辺長に係る電圧２次係数をＶｄｐ２とし、Ｋ＝−（Ｃａ０＊Ｖｄａ２）／（Ｃｐ０＊Ｖｄｐ２）としたとき、
Ｌ／Ｓ＊０．８＜Ｋ＜Ｌ／Ｓ＊１．２…（ｉ）
であることを特徴とする。

本発明の実施形態に係る半導体装置の構成例を示す断面図である。本発明の実施形態に係る容量素子１０を模式的に示す図である。電圧１次係数Ｖｄ１をキャンセルする方法を模式的に示す図である。第１実施例に係る印加電圧と容量変化率との関係を示すグラフである。第２実施例に係る印加電圧と容量変化率との関係を示すグラフである。比較例に係る印加電圧と容量変化率との関係を示すグラフである。

以下、本発明の実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜実施形態＞
〔構成〕
図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、下部電極１、上部電極５、下部電極１と上部電極５との間に位置する容量絶縁膜３を有する容量素子１０と、この容量素子１０上に形成されて上部電極５に接する保護絶縁膜１１とを備える。容量絶縁膜３は、下部電極１及び上部電極５と接しており、容量素子１０は、図示しない絶縁膜上に形成されている。
容量素子はＭＩＭ容量素子であり、下部電極１及び上部電極５はそれぞれ金属（メタル）で形成されている。一例を挙げると、下部電極１及び上部電極５はそれぞれ窒化チタン（ＴｉＮ）で形成されている。下部電極１を構成するＴｉＮの膜厚は５００Å〜７００Åの範囲内であり、上部電極５を構成するＴｉＮの膜厚は８００Å〜１２００Åの範囲内である。

また、容量絶縁膜３は、窒素を含まない窒素非含有酸化シリコンで形成されている。一例を挙げると、容量絶縁膜３は、ＣＶＤ法でシラン（ＳｉＨ_４）と二窒化酸素（Ｎ_２О）とを反応させることにより形成される酸化シリコン（ＳｉＯ_２）膜のみで構成されており、その膜厚は１５０Å〜２５０Åの範囲内である。なお、容量絶縁膜３の形成方法は上記に限定されるものではない。例えば、容量絶縁膜３は、ＣＶＤ法でシラン（ＳｉＨ_４）と酸素（Ｏ_２）とを反応させることにより形成される酸化シリコン（ＳｉＯ_２）膜のみで構成されていてもよい。

保護絶縁膜１１は、窒素を含む窒素含有シリコンで形成されている。一例を挙げると、保護絶縁膜１１は、酸化窒化シリコン（ＳｉＯＮ）膜で形成されており、その膜厚は１００Å〜２２０Åの範囲内である。又は、保護絶縁膜１１は、窒化シリコン（Ｓｉ_３Ｎ_４）膜で形成されていてもよく、酸化窒化シリコンと窒化シリコンとを積層した膜で形成されていてもよい。また、図示しないが、この保護絶縁膜１１上に他の絶縁膜が形成されていてもよい。他の絶縁膜としては、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ソースで形成されるＴＥＯＳ膜、又は、高密度プラズマ（ＨＤＰ）膜、又は、それらを積層した膜が挙げられる。

また、この半導体装置では、容量素子１０の上部電極５と下部電極１とが平面視で重なる領域の周辺部（以下、周辺領域）にも容量絶縁膜３が残されている。これは、上部電極５を形成するための金属膜のエッチング工程では、容量絶縁膜３をエッチングストッパとして使用するためである。容量絶縁膜３をエッチングストッパとして使用することにより、上部電極５を形成する過程で下部電極１にエッチングダメージが生じないようプロセス設計されている。このため、上部電極５と下部電極１とが平面視で重なる領域だけでなく、その周辺領域にも容量絶縁膜３が残されており、容量素子１０はこの周辺領域にも容量を有する。

図２（ａ）及び（ｂ）は、本発明の実施形態に係る容量素子１０を模式的に示す断面図と平面図である。図２（ａ）は、図２（ｂ）に示す平面図をＡ−Ａ’線で切断した断面図である。
図２（ａ）及び（ｂ）に示すように、容量素子１０は、上部電極５と下部電極１とが平面視で重なる領域に生じた容量（以下、エリア（ａｒｅａ）成分容量）と、上部電極５と下部電極１とが平面視で重なる領域の周辺領域に生じた容量（以下、ペリ（ｐｅｒｉ−）成分容量）とを有する。

エリア成分容量の容量値Ｃａは、上部電極５と下部電極１とが平面視で重なる領域の面積Ｓの大きさに比例する。また、ペリ成分容量の容量値Ｃｐは、上部電極５と下部電極１とが平面視で重なる領域の周辺長Ｌに比例する。
一例を挙げると、上部電極５と下部電極１とが平面視で重なる領域の平面視による形状は矩形であり、その横方向の長さをＸ［μｍ］、縦方向の長さをＹ［μｍ］としたとき、面積Ｓ［μｍ^２］はＸとＹの積（Ｓ＝Ｘ＊Ｙ）であり、周辺長Ｌ［μｍ］はＸとＹの和の２倍（Ｌ＝２＊Ｘ＋２＊Ｙ）である。以下、「＊」は乗算の記号を表す。

また、容量素子１０は、式（ｉ）を満たすようにＬとＳとがそれぞれ設定されている。
Ｌ／Ｓ＊０．８＜Ｋ＜Ｌ／Ｓ＊１．２…（ｉ）
ここで、Ｋは、式（ii）で示される。
Ｋ＝−（Ｃａ０＊Ｖｄａ２）／（Ｃｐ０＊Ｖｄｐ２）…（ii）
Ｃａ０は、上部電極５と下部電極１との間に印加される電圧が０Ｖであるとき（以下、印加電圧０Ｖ時）の、上部電極５と下部電極１とが平面視で重なる領域の単位面積当たりの容量値（以下、エリア成分の単位容量値）である。
Ｃｐ０は、印加電圧０Ｖ時の、上部電極５と下部電極１とが平面視で重なる領域の単位周辺長当たりの容量値（以下、ペリ成分の単位容量値）である。
Ｖｄａ２は、エリア成分容量の電圧２次係数（すなわち、容量素子１０の面積に係る電圧２次係数）である。
Ｖｄｐ２は、ペリ成分容量の電圧２次係数（すなわち、容量素子１０の周辺長に係る電圧２次係数）である。

本実施形態に係る半導体装置では、容量素子１０の容量絶縁膜３が窒素非含有酸化シリコンで形成されており、保護絶縁膜１１が窒素含有酸化シリコンで形成されている。この前提のもと、上記の式（ｉ）を満たすように面積Ｓと周辺長Ｌの比が設定されている。これにより、容量素子１０の電圧２次係数を小さくすることができ、電圧印加の際の容量値変動を抑制する（すなわち、容量値の電圧依存性を低減する）ことが可能となっている。

すなわち、容量素子１０のＣａ０、Ｖｄａ２、Ｃｐ０及びＶｄｐ２のバランスに鑑みて、容量素子１０のレイアウトを面積Ｓと周辺長Ｌとの比を調整したレイアウトにすることで、容量素子１０全体の電圧２次係数を小さくする（より好ましくは、ゼロ（０）にする）ことができる。これを実現する面積Ｓと周辺長Ｌとの比が式（ｉ）である。
次に、式（ｉ）、（ii）の導出方法について説明する。また、その中で、式（ｉ）を満たすことで容量素子１０全体の電圧２次係数を小さくすることが可能となる理由についても説明する。

〔式（ｉ）、（ii）の導出方法〕
容量素子は電圧印加の際に容量値が変動する電圧依存性を必ず有し、この変動が大きい場合には容量素子として予定した機能を発揮しえない場合がある（例えばオーディオＬＳＩにおける信号の歪など）。容量素子の容量値の電圧依存性は、式（１）に示す２次関数で近似することができる。
Ｃ＝Ｃ０（１＋Ｖｄ２＊Ｖ^２＋Ｖｄ１＊Ｖ）…（１）
Ｃ：上部電極と下部電極との間に任意の電圧を印加した時の容量値［単位：Ｆ］
Ｃ０：印加電圧０Ｖ時の容量値［Ｆ］
Ｖｄ２：電圧２次係数［ｐｐｍ／Ｖ^２］
Ｖｄ１：電圧１次係数［ｐｐｍ／Ｖ］
Ｖ：印加電圧〔Ｖ〕

ここで、式（１）の１次係数（すなわち、電圧１次係数）Ｖｄ１は、所望の容量素子を容量値が半分になるように分割し、上下電極を反転して接続することでキャンセルすることができる。つまり、図３に示すように、容量素子１０を分割した容量素子をＣ１、Ｃ２とすると、Ｃ１の上部電極５とＣ２の下部電極１を接続し、Ｃ１の下部電極１とＣ２の上部電極５を接続することで、電圧１次係数Ｖｄ１をキャンセルすることができる。しかし、式（１）の２次係数（すなわち、電圧２次係数）Ｖｄ２は、電圧１次係数Ｖｄ１と同じ手法ではキャンセルすることができない。

一方、容量素子の最終的な容量値（すなわち、容量値の総和）は、式（２）に示されるように、エリア成分の容量値とペリ成分の容量値との総和で決定される。
Ｃ０＝Ｃａ０＊Ｓ＋Ｃｐ０＊Ｌ…（２）
Ｃａ０：印加電圧０Ｖ時のエリア成分の単位容量値［Ｆ／ｍ^２］
Ｃｐ０：印加電圧０Ｖ時のペリ成分の単位容量値［Ｆ／ｍ］
Ｓ：上部電極と下部電極とが平面視で重なる領域の面積（以下、エリア面積）［ｍ^２］
Ｌ：上部電極と下部電極とが平面視で重なる領域の周辺長（以下、ペリ長）［ｍ］
Ｃａ、Ｃｐについてもそれぞれ２次の電圧依存性を有するため、電圧依存性は式（３）のように示される。なお、Ｃａは、上部電極と下部電極との間に任意の電圧を印加したときのエリア成分容量の容量値である。Ｃｐは、上部電極と下部電極との間に任意の電圧を印加したときのペリ成分容量の容量値である。
Ｃ＝Ｃａ０＊Ｓ＊（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）＋Ｃｐ０＊Ｌ＊（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）…（３）
Ｖｄａ２：エリア成分容量の電圧２次係数［単位：ｐｐｍ／Ｖ^２］
Ｖｄａ１：エリア成分容量の電圧１次係数［単位：ｐｐｍ／Ｖ］
Ｖｄｐ２：ペリ成分容量の電圧２次係数［単位：ｐｐｍ／Ｖ^２］
Ｖｄｐ１：ペリ成分容量の電圧１次係数［単位：ｐｐｍ／Ｖ］

式（１）に式（２）を代入すると、式（１’）となる。
Ｃ＝（Ｃａ０＊Ｓ＋Ｃｐ０＊Ｌ）＊（１＋Ｖｄ２＊Ｖ^２＋Ｖｄ１＊Ｖ）…（１’）
また、Ｃは式（３）で表すことができるので、式（１’）と式（３）より式（４）が導出される。
（Ｃａ０＊Ｓ＋Ｃｐ０＊Ｌ）＊（１＋Ｖｄ２＊Ｖ^２＋Ｖｄ１＊Ｖ）
＝Ｃａ０＊Ｓ＊（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）＋Ｃｐ０＊Ｌ＊（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）…（４）
式（４）のＶ^２の項のみに着目すると、以下の式（４．１）が成り立つ。
（Ｃａ０＊Ｓ＋Ｃｐ０＊Ｌ）＊Ｖｄ２＝Ｃａ０＊Ｓ＊Ｖｄａ２＋Ｃｐ０＊Ｌ＊Ｖｄｐ２…（４．１）
よって、電圧２次係数Ｖｄ２は式（５）で表すことができる。
Ｖｄ２＝（Ｃａ０＊Ｓ＊Ｖｄａ２＋Ｃｐ０＊Ｌ＊Ｖｄｐ２）／（Ｃａ０＊Ｓ＋Ｃｐ０＊Ｌ）…（５）

この式（５）の右項がゼロになれば、電圧２次係数Ｖｄ２をゼロに近づけることができる。Ｃａ０とＣｐ０とＳとＬは必ず正符号の値となる。このため、Ｖｄａ２とＶｄｐ２が異符号であれば、右項の分子をゼロにすることができ、電圧２次係数Ｖｄ２をゼロにすることができるＬとＳの比が存在する。この電圧２次係数Ｖｄ２がゼロになるときのＬとＳの比（Ｌ／Ｓ）をＫとした式が、式（ii）である。式（ｉ）は、本実施形態においてＬとＳの比が取り得る範囲を規定する式である。ＬとＳの比が式（ｉ）を満たすとき、電圧２次係数Ｖｄ２を十分に小さくすることができ、最小でゼロにすることができる。

電圧２次係数Ｖｄ２がゼロになるとき、Ｌ／Ｓは式（iii）の関係を満たす。
Ｌ／Ｓ＝−（Ｃａ０＊Ｖｄａ２）／（Ｃｐ０＊Ｖｄｐ２）…（iii）
本明細書に記載した先行技術文献を含む従来技術では、式（５）が明らかになっておらず、面積Ｓと周辺長Ｌの比を調整することによって、電圧２次係数をゼロにすることはできなかった。

これに対し、本発明者は、上記式（５）を見出した。そして、式（５）において、右項の分子をゼロにするためには、Ｖｄａ２とＶｄｐ２とが異符号となる必要があることを見出した。また、本発明者は、Ｖｄａ２とＶｄｐ２とを異符号にするために、容量絶縁膜に窒素非含有酸化シリコンを用い、保護絶縁膜に窒素含有シリコンを用いることを見出した。窒素非含有酸化シリコンは電圧印加による膜中の分極によって誘電率が低下し、負符号の電圧依存性を示すのに対して、窒素含有シリコンは電圧印加による膜中の分極によって誘電率が上昇し、正符号の電圧依存性を示す。

次に、式（５）、式（ii）に含まれるＣａ０、Ｃｐ０、Ｖｄａ２、Ｖｄｐ２の算出方法について説明する。
〔Ｃａ０、Ｃｐ０の算出方法〕
まず、Ｃａ０、Ｃｐ０の算出方法について説明する。
エリア面積Ｓとペリ長Ｌの比が異なる２つの容量素子の容量値は、以下の式（６）、（７）で表される。
Ｃ０１＝Ｃａ０＊Ｓ１＋Ｃｐ０＊Ｌ１…（６）
Ｃ０２＝Ｃａ０＊Ｓ２＋Ｃｐ０＊Ｌ２…（７）
Ｃ０１：Ｓ１、Ｌ１である第１の容量素子の、印加電圧０Ｖ時の容量値［Ｆ］
Ｃ０２：Ｓ２、Ｌ２である第２の容量素子の、印加電圧０Ｖ時の容量値［Ｆ］
Ｓ１：第１のエリア面積［ｍ^２］
Ｌ１：第１のペリ長［ｍ］
Ｓ２：第２のエリア面積［ｍ^２］
Ｌ２：第２のペリ長［ｍ］

式（６）、（７）の連立方程式を解くとＣａ０、Ｃｐ０は以下の式（８）、（９）で表される。
Ｃａ０＝（Ｃ０１−Ｃ０２＊Ｌ１／Ｌ２）／（Ｓ１−Ｓ２＊Ｌ１／Ｌ２）…（８）
Ｃｐ０＝（Ｃ０１−Ｃ０２＊Ｓ１／Ｓ２）／（Ｌ１−Ｌ２＊Ｓ１／Ｓ２）…（９）
Ｃ０１、Ｃ０２の各値は、例えば実測する（すなわち、実際に測定する）又はシミュレーションを行うことによって知ることができる。また、Ｓ１、Ｌ１、Ｓ２、Ｌ２の各値は、例えば実測する又は設計データから読み取ることによって知ることができる。したがって、式（６）、（７）にＣ０１、Ｃ０２、Ｓ１、Ｌ１、Ｓ２、Ｌ２の各値を代入することによって、上記式（ii）に含まれるＣａ０、Ｃｐ０を算出することができる。

〔Ｖｄａ２、Ｖｄｐ２の算出方法〕
Ｖｄａ２、Ｖｄｐ２の算出方法について、まず概要を説明する。
印加電圧ごとにＣａ、Ｃｐを算出し、印加電圧０Ｖの時の容量値を基準に規格化された容量変化率と電圧との関係からそれぞれ２次近似式（２次関数）を算出する。この２次近似式のそれぞれの２次係数がＶｄａ２、Ｖｄｐ２となる。

すなわち、上部電極と下部電極との間に任意の電圧を印加している時のＣａおよびＣｐを印加電圧０Ｖ時の容量Ｃａ０およびＣｐ０で割り返した（除算した）容量変化率に変換する。そして、この容量変化率（Ｃａ／Ｃａ０、Ｃｐ／Ｃｐ０）をＹ軸とし、印加電圧をＸ軸としたグラフを作成する（後述の図４、５参照）。このグラフを２次近似させて得られる２つの式のそれぞれの２次係数が、Ｖｄａ２およびＶｄｐ２となる。

このグラフの２次近似式は、例えば以下の式（１０）、（１１）で表される。
Ｃａ＝Ｃａ０＊（Ｖｄａ２＊Ｖ_Ａ ^２＋Ｖｄａ１＊Ｖ_Ａ＋１）
Ｃａ／Ｃａ０＝Ｖｄａ２＊Ｖ_Ａ ^２＋Ｖｄａ１＊Ｖ_Ａ＋１…（１０）
Ｃｐ＝Ｃｐ０＊（Ｖｄｐ２＊Ｖ_Ａ ^２＋Ｖｄｐ１＊Ｖ_Ａ＋１）
Ｃｐ／Ｃｐ０＝Ｖｄｐ２＊Ｖ_Ａ ^２＋Ｖｄｐ１＊Ｖ_Ａ＋１…（１１）
Ｖ_Ａ：上部電極と下部電極との間に印加される任意の電圧
以下、Ｖｄａ２、Ｖｄｐ２の算出方法について詳細に説明する。

第１の容量素子（面積Ｓ１、周辺長Ｌ１）に電圧Ｖを印加した時の容量Ｃ１と、第２の容量素子（面積Ｓ２、周辺長Ｌ２）に電圧Ｖを印加した時の容量Ｃ２はそれぞれ以下の式（１２）、（１３）で表される。
Ｃ１＝Ｃａ０＊Ｓ１＊（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）＋Ｃｐ０＊Ｌ１＊（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）・・・（１２）
Ｃ２＝Ｃａ０＊Ｓ２＊（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）＋Ｃｐ０＊Ｌ２＊（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）・・・（１３）

式（１２）、（１３）からＣａ０に関する項を消去すると、式（１４）が得られる。
Ｓ２＊Ｃ１−Ｓ１＊Ｃ２＝（Ｃｐ０＊Ｓ２＊Ｌ１−Ｃｐ０＊Ｓ１＊Ｌ２）＊（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）
（１＋Ｖｄｐ２＊Ｖ^２＋Ｖｄｐ１＊Ｖ）＝（Ｓ２＊Ｃ１−Ｓ１＊Ｃ２）／（Ｃｐ０＊Ｓ２＊Ｌ１−Ｃｐ０＊Ｓ１＊Ｌ２）・・・（１４）

式（１２）、（１３）からＣｐ０に関する項を消去すると、式（１５）が得られる。
Ｌ２＊Ｃ１−Ｌ１＊Ｃ２＝（Ｃａ０＊Ｓ１＊Ｌ２−Ｃａ０＊Ｓ２＊Ｌ１）＊（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）
（１＋Ｖｄａ２＊Ｖ^２＋Ｖｄａ１＊Ｖ）＝（Ｌ２＊Ｃ１−Ｌ１＊Ｃ２）／（Ｃａ０＊Ｓ１＊Ｌ２−Ｃａ０＊Ｓ２＊Ｌ１）・・・（１５）

印加電圧Ｖ毎に、式（１４）、（１５）の各右項（１４．１）、（１５．１）を計算する。
（Ｓ２＊Ｃ１−Ｓ１＊Ｃ２）／（Ｃｐ０＊Ｓ２＊Ｌ１−Ｃｐ０＊Ｓ１＊Ｌ２）…（１４．１）
（Ｌ２＊Ｃ１−Ｌ１＊Ｃ２）／（Ｃａ０＊Ｓ１＊Ｌ２−Ｃａ０＊Ｓ２＊Ｌ１）…（１５．１）
容量変化率（Ｃａ／Ｃａ０、Ｃｐ／Ｃｐ０）をＹ軸とし、印加電圧をＸ軸としたグラフに各右項（１４．１）、（１５．１）の算出結果をプロットすることで、式（１０）、（１１）で表される２次近似式をそれぞれ得ることができる。この２次近似式の２次係数が、Ｖｄａ２およびＶｄｐ２となる。

〔実施形態の効果〕
本実施形態に係る半導体装置では、容量素子１０の周辺長Ｌと面積Ｓとの比（すなわち、Ｌ／Ｓ）が式（ｉ）を満たすように設定されている。これにより、容量素子１０の電圧２次係数Ｖｄ２を小さくすることができ、電圧印加の際の容量値変動を抑制する（すなわち、容量値の電圧依存性を低減する）ことができる。式（ｉ）を満たすことにより、容量素子１０の電圧２次係数Ｖｄ２を、例えば−２０ｐｐｍ／Ｖ^２以上、２０ｐｐｍ／Ｖ^２以下にすることができる。

また、式（ｉ）は、Ｌ／Ｓ＊０．８５＜Ｋ＜Ｌ／Ｓ＊１．１５、であってもよい。これにより、容量素子１０の電圧２次係数Ｖｄ２を、例えば−１５ｐｐｍ／Ｖ^２以上、１５ｐｐｍ／Ｖ^２以下にすることができ、容量値の電圧依存性をさらに小さくすることができる。
また、式（ｉ）は、Ｌ／Ｓ＊０．９０＜Ｋ＜Ｌ／Ｓ＊１．１０、であってもよい。これにより、容量素子１０の電圧２次係数Ｖｄ２を、例えば−１０ｐｐｍ／Ｖ^２以上、１０ｐｐｍ／Ｖ^２以下にすることができ、容量値の電圧依存性をさらに小さくすることができる。

また、式（ｉ）は、Ｌ／Ｓ＊０．９５＜Ｋ＜Ｌ／Ｓ＊１．０５、であってもよい。これにより、容量素子１０の電圧２次係数Ｖｄ２を、例えば−５ｐｐｍ／Ｖ^２以上、５ｐｐｍ／Ｖ^２以下にすることができ、容量値の電圧依存性をさらに小さくすることができる。
また、式（ｉ）は、Ｌ／Ｓ＝Ｋであってもよい。すなわち、面積Ｌと周辺長Ｓの比は、式（iii）を満たしてもよい。これにより、容量素子１０の電圧２次係数Ｖｄ２を、ゼロにすることができ、容量値の電圧依存性をさらに小さくすることができる。

また、本実施形態では、容量素子１０全体の電圧２次係数Ｖｄ２だけでなく、その電圧１次係数Ｖｄ１もキャンセルしてよい。これにより、例えばＬ／Ｓ＝Ｋの場合は、Ｖｄ２＝０、Ｖｄ１＝０となるので、容量値の電圧依存性をほぼ完全に無くすことも可能である。

〔第１実施例〕
第１実施例では、図１に示した容量素子１０の容量絶縁膜３として酸化シリコン（窒素非含有酸化シリコン）を光学膜厚で２０ｎｍ、保護絶縁膜１１として酸化窒化シリコン（窒素含有酸化シリコン）を光学膜厚で１８ｎｍ、それぞれ形成した。そして、実施形態で説明した手順でＣａ０、Ｃｐ０、Ｖｄａ２、Ｖｄｐ２をそれぞれ算出した。

図４は、第１実施例に係る印加電圧と容量変化率との関係を示すグラフである。図４中の多項式ａ１がエリア成分容量の容量変化率（Ｃａ／Ｃａ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。図４中の多項式ｐ１がエリア成分容量の容量変化率（Ｃｐ／Ｃｐ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。
実施形態で説明した手順でＣａ０、Ｃｐ０を計算した結果、Ｃａ０＝１．８０［ｆＦ／μｍ^２］、Ｃｐ０＝０．１３［ｆＦ／μｍ］、Ｖｄａ２＝−２３［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝４７［ｐｐｍ／Ｖ^２］であった。図４に示す２次近似式ａ１、ｐ１のそれぞれの２次係数が、Ｖｄａ２、Ｖｄｐ２である。

この第１実施例において、容量素子１０全体の電圧２次係数Ｖｄ２を０［ｐｐｍ／Ｖ^２］とする（すなわち、式（iii）を成立させる）ための周辺長Ｌと面積Ｓの比は、式（５）にＶｄ２＝０［ｐｐｍ／Ｖ^２］、Ｃａ０＝１．８０［ｆＦ／μｍ^２］、Ｃｐ０＝０．１３［ｆＦ／μｍ］、Ｖｄａ２＝−２３［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝４７［ｐｐｍ／Ｖ^２］をそれぞれ代入して計算した。この計算結果から、Ｖｄ２＝０ｐｐｍ／Ｖ^２とするための周辺長Ｌと面積Ｓの比は、Ｌ／Ｓ＝６．８であることを確認した。

また、この第１実施例において、Ｖｄ２を±２０［ｐｐｍ／Ｖ^２］の範囲内とする（すなわち、式（ｉ）を成立させる）ための周辺長Ｌと面積Ｓの比は、式（５）にＶｄ２＝±２０［ｐｐｍ／Ｖ^２］、Ｃａ０＝１．８０［ｆＦ／μｍ２］、Ｃｐ０＝０．１３［ｆＦ／μｍ］、Ｖｄａ２＝−２３［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝４７［ｐｐｍ／Ｖ^２］をそれぞれ代入して計算した。この計算結果から、Ｖｄ２を±２０［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、０．５＜Ｌ／Ｓ＜２２．２であることを確認した。

以下同様の計算により、第１実施例においてＶｄ２を±１５［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、１．７＜Ｌ／Ｓ＜１６．７であることを確認した。Ｖｄ２を±１０［ｐｐｍ／Ｖ^２］２の範囲内とするための周辺長Ｌと面積Ｓの比は、３．３＜Ｌ／Ｓ＜１２．５であることを確認した。Ｖｄ２を±５［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、５．０＜Ｌ／Ｓ＜１０．０であることを確認した。

〔第２実施例］
第２実施例では、図１に示した容量素子１０の容量絶縁膜３として酸化シリコン（窒素非含有酸化シリコン）を光学膜厚で２０ｎｍ、保護絶縁膜１１として窒化シリコン（窒素含有酸化シリコン）を光学膜厚で５０ｎｍ、それぞれ形成した。そして、実施形態で説明した手順でＣａ０、Ｃｐ０、Ｖｄａ２、Ｖｄｐ２をそれぞれ算出した。

図５は、第２実施例に係る印加電圧と容量変化率との関係を示すグラフである。図５中の多項式ａ２がエリア成分容量の容量変化率（Ｃａ／Ｃａ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。図５中の多項式ｐ２がエリア成分容量の容量変化率（Ｃｐ／Ｃｐ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。
実施形態で説明した手順でＣａ０、Ｃｐ０を計算した結果、Ｃａ０＝１．８１［ｆＦ／μｍ^２］、Ｃｐ０＝０．１５［ｆＦ／μｍ］、Ｖｄａ２＝−２５［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝１０２［ｐｐｍ／Ｖ^２］であった。図５に示す２次近似式ａ２、ｐ２のそれぞれの２次係数が、Ｖｄａ２、Ｖｄｐ２である。

この第２実施例において、容量素子１０全体の電圧２次係数Ｖｄ２を０［ｐｐｍ／Ｖ^２］とするための周辺長Ｌと面積Ｓの比は、式（５）にＶｄ２＝０［ｐｐｍ／Ｖ^２］、Ｃａ０＝１．８１［ｆＦ／μｍ^２］、Ｃｐ０＝０．１５［ｆＦ／μｍ］、Ｖｄａ２＝−２５［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝１０２［ｐｐｍ／Ｖ^２］をそれぞれ代入して計算した。この計算結果から、Ｖｄ２＝０［ｐｐｍ／Ｖ^２］とするための周辺長Ｌと面積Ｓの比は、Ｌ／Ｓ＝３．０であることを確認した。

また、この第２実施例において、Ｖｄ２を±２０［ｐｐｍ／Ｖ^２］の範囲内とする（すなわち、式（ｉ）を成立させる）ための周辺長Ｌと面積Ｓの比は、式（５）にＶｄ２＝±２０［ｐｐｍ／Ｖ^２］、Ｃａ０＝１．８１［ｆＦ／μｍ^２］、Ｃｐ０＝０．１５［ｆＦ／μｍ］、Ｖｄａ２＝−２５［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝１０２［ｐｐｍ／Ｖ^２］をそれぞれ代入して計算した。この計算結果から、Ｖｄ２を±２０［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、０．６＜Ｌ／Ｓ＜６．７であることを確認した。

以下同様の計算により、第２実施例においてＶｄ２を±１５［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、１．０＜Ｌ／Ｓ＜５．６であることを確認した。Ｖｄ２を±１０［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、１．７＜Ｌ／Ｓ＜４．５であることを確認した。Ｖｄ２を±５［ｐｐｍ／Ｖ^２］の範囲内とするための周辺長Ｌと面積Ｓの比は、２．２＜Ｌ／Ｓ＜３．７であることを確認した。

〔比較例〕
比較例では、ＭＩＭ容量素子の容量絶縁膜として酸化シリコン（窒素非含有酸化シリコン）を光学膜厚で２０ｎｍ、保護絶縁膜として酸化シリコン（窒素非含有酸化シリコン）を光学膜厚で２５ｎｍ、それぞれ形成した。そして、実施形態で説明した手順でＣａ０、Ｃｐ０、Ｖｄａ２、Ｖｄｐ２をそれぞれ算出した。

図６は、比較例に係る印加電圧と容量変化率との関係を示すグラフである。図６中の多項式ａ３がエリア成分容量の容量変化率（Ｃａ／Ｃａ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。図６中の多項式ｐ３がエリア成分容量の容量変化率（Ｃｐ／Ｃｐ０）を印加電圧Ｖ毎にプロットして得られた２次近似式である。
実施形態で説明した手順でＣａ０、Ｃｐ０を計算した結果、Ｃａ０＝１．６８［ｆＦ／μｍ^２］、Ｃｐ０＝０．１２［ｆＦ／μｍ］、Ｖｄａ２＝−１７［ｐｐｍ／Ｖ^２］、Ｖｄｐ２＝−１７１［ｐｐｍ／Ｖ^２］であった。図６に示す２次近似式ａ２、ｐ２のそれぞれの２次係数が、Ｖｄａ２、Ｖｄｐ２である。比較例では、Ｖｄａ２とＶｄｐ２が同符号のため、Ｖｄ２＝０となるＬ／Ｓは存在しない。

＜その他＞
本発明は、以上に記載した実施形態と第１、第２実施例に限定されうるものではない。当業者の知識に基づいて実施形態と第１、第２実施例とに設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明に含まれる。

１下部電極
３容量絶縁膜
５上部電極
１０容量素子
１１保護絶縁膜

Claims

下部電極、上部電極、前記下部電極と前記上部電極との間に位置する容量絶縁膜を有する容量素子と、
前記容量素子上に形成されて前記上部電極に接する保護絶縁膜と、を備え、
前記容量絶縁膜は窒素を含まない窒素非含有酸化シリコンで形成されており、
前記保護絶縁膜は窒素を含む窒素含有シリコンで形成されており、
前記容量素子の面積をＳとし、
前記容量素子の周辺長をＬとし、
前記下部電極及び前記上部電極間に電圧を印加していないときの前記容量素子の単位面積当たりの容量値をＣａ０とし、
前記下部電極及び前記上部電極間に電圧を印加していないときの前記容量素子の単位周辺長当たりの容量値をＣｐ０とし、
前記容量素子の面積に係る電圧２次係数をＶｄａ２とし、
前記容量素子の周辺長に係る電圧２次係数をＶｄｐ２とし、
Ｋ＝−（Ｃａ０＊Ｖｄａ２）／（Ｃｐ０＊Ｖｄｐ２）としたとき、
前記Ｋは、
Ｌ／Ｓ＊０．８＜Ｋ＜Ｌ／Ｓ＊１．２
の関係式を満たす半導体装置。
前記保護絶縁膜は、窒化シリコン又は酸化窒化シリコンで形成されている
請求項１に記載の半導体装置。
前記下部電極と、前記上部電極はそれぞれ金属で形成されている
請求項１又は請求項２に記載の半導体装置。
前記Ｋは、
Ｌ／Ｓ＊０．８５＜Ｋ＜Ｌ／Ｓ＊１．１５
である請求項１から請求項３の何れか一項に記載の半導体装置。
前記Ｋは、
Ｌ／Ｓ＊０．９０＜Ｋ＜Ｌ／Ｓ＊１．１０
である請求項１から請求項３の何れか一項に記載の半導体装置。
前記Ｋは、
Ｌ／Ｓ＊０．９５＜Ｋ＜Ｌ／Ｓ＊１．０５
である請求項１から請求項３の何れか一項に記載の半導体装置。
前記Ｋは、
Ｌ／Ｓ＝Ｋ
である請求項１から請求項３の何れか一項に記載の半導体装置。