JP2007199422A - 液晶表示装置及びその製造方法 - Google Patents

Abstract

【課題】同一機種、同一ドライバにおいて階調特性を変更することなく、装置・工場展開及び材料変更が可能であり、表示パネル単体で赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性を調整し得る液晶表示装置及びその製造方法を提供する。
【解決手段】ゲート配線３とソース配線２との各交点に、ＴＦＴ４とドレイン電極５にコンタクトホール６を介して接続された画素電極７とが設けられる。補助容量電極１１を備える。補助容量電極１１の上側には絶縁膜が形成され、絶縁膜の上側にはコンタクトホール６の下側及びその周辺に真正半導体層１３が形成される。真正半導体層１３の一部の上側にドレイン電極５がコンタクトホール６に接して形成されている。真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とを除くｉ層遅延蓄電領域１３ａの面積は、液晶への実効印加電圧に基づいて設定されている。
【選択図】図１

Description

本発明は、ドレイン電極にコンタクトホールを介して接続された画素電極とゲート配線と同一平面に配された補助容量電極とを備えた液晶表示装置及びその製造方法に関するものである。

従来、液晶表示装置は、例えば特許文献１に開示されているように、液晶容量に加えて、補助容量を有している。

すなわち、上記の液晶表示装置は、図１７（ａ）（ｂ）に示すように、ガラス基板１０１と、このガラス基板１０１上に格子状に配列される、データ信号を供給するソース配線１０２及び走査信号を供給するゲート配線１０３と、各格子点毎に設けられたスイッチング素子である薄膜トランジスタ（以下、「ＴＦＴ：Thin Film Transistor」と称する。）１０４と、上記ソース配線１０２からソース電極１０２ａ、ＴＦＴ１０４、ドレイン電極１０５、及びコンタクトホール１０６を介して接続される画素電極１０７と、この画素電極１０７に図示しない液晶層を介して対向する図示しない対向電極とを有している。

上記画素電極１０７の下側におけるＴＦＴ１０４やドレイン電極１０５等とこの画素電極１０７との間には、この画素電極１０７を平坦化しかつ両者を絶縁状態にして保つための層間絶縁膜１０８が設けられている。

一方、ガラス基板１０１には、上記ゲート配線１０３と同一面にかつこのゲート配線１０３と平行に補助容量電極１１１が形成されており、この補助容量電極１１１の対向面にはゲート絶縁膜１１２を介して上記ドレイン電極１０５が延設され、このドレイン電極１０５に上記コンタクトホール１０６が接触している。

したがって、上記補助容量電極１１１とドレイン電極１０５との平面重畳部分が補助容量Ｃｃｓとして機能し、上記補助容量電極１１１とドレイン電極１０５との間に挟持されるゲート絶縁膜１１２が、補助容量Ｃｃｓの誘電体層として作用する構造になっている。

上記の補助容量Ｃｃｓを設けることによって、ＴＦＴ１０４のドレイン電極１０５からみた全容量が増加し、電荷保持の時定数が増える。このため、ＴＦＴ１０４のリーク電流等による画素電位の低下を防ぐことができる。
特開２００１−２７２６９８号公報（平成１３年１０月５日公開）

しかしながら、上記従来の液晶表示装置では、表示パネルの製造において、同一機種における装置展開や工場展開、及び配向膜材料等の変更によって、電圧（Ｖ）−透過率（Ｔ）の特性が変化した場合、その都度、ドライバＩＣの階調電圧変更を行う必要があるという問題を有している。すなわち、実工程では、表示パネルとドライバＩＣとの組合せが限定され、生産効率の悪化や組合せ又は間違いによる問題が発生する。したがって、このことを考慮して、採用が見送られるケースが多い。

また、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色間の電圧（Ｖ）−透過率（Ｔ）特性偏差を補正するために、画像信号やドライバ出力の特殊な調整により実現可能であり、回路やドラバＩＣの汎用性が低いという問題点を有している。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、同一機種、同一ドライバにおいて階調特性を変更することなく、装置・工場展開及び材料変更が可能であり、表示パネル単体で赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性を調整し得る液晶表示装置及びその製造方法を提供することにある。

本発明の液晶表示装置は、上記課題を解決するために、絶縁性基板上に配された複数のゲート配線とソース配線との各交点に、スイッチング素子と、上記スイッチング素子のドレイン電極にコンタクトホールを介して接続された画素電極とがそれぞれ設けられていると共に、上記ゲート配線と同一平面に配された補助容量電極とを備えた液晶表示装置において、上記補助容量電極の上側には絶縁膜が形成され、該絶縁膜の上側には上記コンタクトホールの下側及びその周辺に半導体層が形成され、さらにその半導体層の一部の上側に上記ドレイン電極が上記コンタクトホールに接して形成されていると共に、上記半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く遅延蓄電領域の面積は、液晶への実効印加電圧に基づいて設定されていることを特徴としている。

また、本発明の液晶表示装置の製造方法は、上記課題を解決するために、絶縁性基板上に配された複数のゲート配線とソース配線との各交点に、スイッチング素子と、上記スイッチング素子のドレイン電極にコンタクトホールを介して接続された画素電極とがそれぞれ設けられていると共に、上記ゲート配線と同一平面に配された補助容量電極とを備えた液晶表示装置の製造方法において、上記補助容量電極の上側に絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜の上側における上記コンタクトホールの下側及びその周辺に半導体層を形成する工程と、上記半導体層の一部の上側に上記ドレイン電極を上記コンタクトホールに接して形成する工程とを含むと共に、上記半導体層を形成する工程では、上記半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く遅延蓄電領域の面積を、液晶への実効印加電圧に基づいて設定することを特徴としている。

上記発明によれば、絶縁膜の上側におけるコンタクトホールの下側及びその周辺には半導体層が形成されている。そして、その半導体層の一部の上側に上記ドレイン電極が上記コンタクトホールに接して形成されている。したがって、半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とは、ドレイン電極に電圧を印加したときに、直ちに、補助容量電極との間で補助容量を生じさせる。

しかし、半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く領域は、導体であるコンタクトホール及びドレイン電極に接触していないので、直ちには電荷が蓄積されないが、スイッチング素子のＯＦＦ直後からの保持期間中には電荷移動が発生する。すなわち、この半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く領域は、遅延蓄電領域と言える。そして、この現象は、この遅延蓄電領域が高抵抗の半導体であるために発生し、通常の導体では発生しない。

ここで、遅延蓄電領域に電荷が蓄積すると、その遅延蓄電領域の面積に伴って補助容量が変化するので、画素への印加電圧が変化する。

したがって、この原理を利用すれば、液晶表示パネル単体にて、画素への印加電圧を遅延蓄電領域の面積に応じて変化させることができる。

この結果、例えば、電圧（Ｖ）−透過率（Ｔ）の特性が変化した場合、本発明では、遅延蓄電領域の面積を、液晶への実効印加電圧に基づいて設定することができる。

また、表示パネル単体では赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性が異なるが、本発明では、遅延蓄電領域の面積を、液晶への実効印加電圧に基づいて設定することができる。このため、汎用性の高い液晶表示装置となる。

したがって、同一機種、同一ドライバにおいて階調特性を変更することなく、装置・工場展開及び材料変更が可能であり、表示パネル単体で赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性を調整し得る液晶表示装置及びその製造方法を提供することができる。

なお、前記特許文献１は、画素電極の断線防止を目的としており、本発明の技術思想の開示はない。

また、本発明の液晶表示装置では、前記半導体層は、不純物の添加のない真性半導体からなっていると共に、上記半導体層とドレイン電極との間には、不純物を添加した不純物添加半導体が設けられていることが好ましい。

これにより、不純物の添加のない真性半導体は導電抵抗が大きいので、ドレイン電極への印加直後と、印加後のスイッチング素子のＯＦＦ時間に蓄積される電荷との差が大きい。したがって、画素への印加電圧の変化量を大きくすることができる。

また、半導体層とドレイン電極との間に不純物を添加した不純物添加半導体を設けることによって、半導体層をドレイン電極と一体となった導体として作用させることができ、ドレイン電極と補助容量電極との間の本来の補助容量としての機能を十分に果たすことができる。

また、本発明の液晶表示装置では、前記ドレイン電極に接して設けられるコンタクトホールは、１画素に複数箇所設けられていると共に、上記複数箇所のコンタクトホールのそれぞれに前記遅延蓄電領域が設けられていることが好ましい。

これにより、遅延蓄電領域の面積を増加して、画素への印加電圧の変化量を大きくすることができる。

また、本発明の液晶表示装置では、前記ドレイン電極に接して設けられるコンタクトホールは、１画素に複数箇所設けられていると共に、上記複数箇所のコンタクトホールのうちの一部に前記遅延蓄電領域が設けられていることが好ましい。

これにより、コンタクトホールとドレイン電極との接続を十分に確保する一方、画素への印加電圧の目的とする変化量に応じて、遅延蓄電領域を複数箇所のコンタクトホールのうちの一部に設けることができる。

また、本発明の液晶表示装置では、前記遅延蓄電領域は、コンタクトホールの一端側に設けられていることが好ましい。

これにより、例えば、２個のコンタクトホールに遅延蓄電領域を設ける場合に、コンタクトホールに対して左右対称に遅延蓄電領域を設けることができる。

また、本発明の液晶表示装置では、前記遅延蓄電領域は、コンタクトホールを横断するように設けられていることが好ましい。

これにより、遅延蓄電領域を簡易な形状に形成することができる。

本発明の液晶表示装置及びその製造方法は、以上のように、半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く遅延蓄電領域の面積は、液晶への実効印加電圧に基づいて設定されているものである。

それゆえ、同一機種、同一ドライバにおいて階調特性を変更することなく、装置・工場展開及び材料変更が可能であり、表示パネル単体で赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性を調整し得る液晶表示装置及びその製造方法を提供することができるという効果を奏する。

本発明の一実施形態について図１ないし図１３に基づいて説明すれば、以下の通りである。

本実施の形態の液晶表示装置は、図１（ａ）に示すように、絶縁性基板としての後述するガラス基板１と、このガラス基板１上に格子状に配列される、データ信号を供給するソース配線２及び走査信号を供給するゲート配線３と、各格子点毎に設けられたスイッチング素子としての薄膜トランジスタ（以下、「ＴＦＴ：Thin Film Transistor」と称する。）４と、上記ソース配線２からソース電極２ａ、ＴＦＴ４、ドレイン電極５、及びコンタクトホール６を介してこのドレイン電極５に接続される画素電極７と、この画素電極７に図示しない液晶層を介して対向する図示しない対向電極とを有している。

また、本実施の形態の液晶表示装置の上記ガラス基板１には、上記ゲート配線３と同一面にかつゲート配線３に平行に補助容量電極１１が形成されている。すなわち、図２に示すように、ガラス基板１の直上には補助容量電極１１が形成されており、その上層には、絶縁膜としてのゲート絶縁膜（GI:Gate Insulator）１２を介して半導体層としての真正半導体層（ｉ層：Intrinsic Semiconductor layer）１３が形成されている。この真正半導体層１３は、不純物を添加しない純粋な半導体であり、本実施の形態では、例えば非晶質シリコンの真正半導体からなっている。また、この真正半導体層１３は、コンタクトホール６の下側及びその周辺に形成されている。

上記コンタクトホール６では、上記画素電極７がドレイン電極５の端部に接触にすることにより、画素電極７とドレイン電極５とが電気的に接続されている。したがって、本実施の形態では、コンタクトホール６の一部がドレイン電極５に接触している。

上記ドレイン電極５は、例えば、チタン（Ｔｉ）層５ａとアルミニウム（Ａｌ）層５ｂとの２層構造膜となっている。ただし、必ずしもこれに限らず、例えば、アルミニウム（Ａｌ）層５ｂの一層とすることも可能である。

上記ドレイン電極５を構成するチタン（Ｔｉ）層５ａと上記真正半導体層１３との間には、リン（Ｐ）等の不純物を添加した非晶質シリコン半導体層であるｎ^＋ａ−Ｓｉ層１４が形成されている。この理由は、上記真正半導体層１３とドレイン電極５との間にオーミック接続を実現するためである。

上記ドレイン電極５のさらに上層には、絶縁性を有するシリコン窒化膜（ＳｉＮ）１５ａと、絶縁性のある例えば感光性のアクリル系樹脂等からなる樹脂層１５ｂとからなる層間絶縁膜１５が形成されている。この層間絶縁膜１５は、ドレイン電極５が存在していない部分にも形成されている。したがって、図２において左側に示すように、ドレイン電極５が存在しない部分においては、層間絶縁膜１５は真正半導体層１３又はゲート絶縁膜１２の直上に設けられている。

上記層間絶縁膜１５の上側にはＩＴＯ（Indium Tin Oxide：インジウムすず酸化物）からなる上記画素電極７が形成されている。上記画素電極７は、上記ドレイン電極５に接続される必要があるので、上記層間絶縁膜１５を貫通するコンタクトホール６を形成することにより、画素電極７とドレイン電極５とを接続するものとなっている。

本実施の形態では、コンタクトホール６は、図１（ａ）に示すように、一つの画素電極７に対して２箇所に設けられており、いずれのコンタクトホール６もドレイン電極５の一部に接触している。ただし、コンタクトホール６は、一つの画素電極７に対して必ずしも２箇所に限らず、１箇所でもよい。

上記の構成により、導体である上記補助容量電極１１と、ドレイン電極５及びこのドレイン電極５に接続された画素電極７のコンタクトホール６の底部との平面重畳部分においては、その間に挟持されるゲート絶縁膜１２が誘電体層として作用するので、補助容量Ｃｃｓとして機能するものとなっている。

上記の補助容量Ｃｃｓを設けることによって、ＴＦＴ４のドレイン電極５からみた全容量が増加し、電荷保持の時定数が増える。このため、ＴＦＴ４のリーク電流等による画素電位の低下を防ぐことができる。また、ゲート電圧、ソース電圧の変化の際に画素電極７と、配線間との寄生容量により生じる画素電位の変動も、補助容量Ｃｃｓの導入により抑制できる。この結果、焼き付けフリッカ等の表示不良の発生を低減できる等の効果がある。

ところで、上記補助容量Ｃｃｓは導体間に絶縁層が存在することによって生じる。この場合、本実施の形態では、絶縁層はゲート絶縁膜１２であり、一方の導体は補助容量電極１１であると共に、他方の導体は、真正半導体層１３となる。ここで、ドレイン電極５は、オーミック接続された不純物添加半導体としてのｎ^＋ａ−Ｓｉ層１４を介して真正半導体層１３に接続されているので、ドレイン電極５に電圧が印加されたときには、直ぐに、この真正半導体層１３に伝達される。また、ドレイン電極５に接続された画素電極７のコンタクトホール６の底部も真正半導体層１３に接触しているので、ドレイン電極５に電圧が印加されたときには、画素電極７を介して直ぐに真正半導体層１３に電荷が伝達される。

しかしながら、コンタクトホール６の傾斜面の画素電極７と補助容量電極１１との間の真正半導体層１３（以下、この部分を「ｉ層遅延蓄電領域１３ａ」と称する。）については、導体である画素電極７とは接しておらず離れているので、電荷移動が遅れる。すなわち、ｉ層遅延蓄電領域１３ａでは、ドレイン電極５への電圧印加初期においては高抵抗の導体として作用すると共に、時間が経つに伴って徐々に電荷が蓄積されるという半導体の性質を有している。

したがって、このｉ層遅延蓄電領域１３ａでは、図３（ａ）に示すように、ＴＦＴ４のＯＮ(書込)時間中には充電されず、図３（ｂ）に示すように、ＴＦＴ４のＯＦＦ(保持)期間中に電荷移動が行われる。

すなわち、液晶表示装置の等価回路は、図４（ａ）に示すように、液晶容量Ｃｌｃと補助容量Ｃｃｓと増加補助容量ΔＣｃｓと抵抗Ｒとによって示される。この等価回路において、ドレイン電極５への充電直後では、図４（ｂ）に示すように、全体容量は、液晶容量Ｃｌｃと補助容量Ｃｃｓとで表される。ドレイン電極５への充電直後というのは、ＴＦＴ４のＯＮ(書込)時間である例えば１００μｓｅｃである。次に、図４（ｃ）に示すように、ドレイン電極５への充電終了後からＴＦＴ４のＯＦＦ(保持)期間である例えば１０ｍｓｅｃまでの間では、全体容量は、液晶容量Ｃｌｃと補助容量Ｃｃｓと増加補助容量ΔＣｃｓとで表される。

ここで、ドレイン電極５への充電直後のドレイン電圧をＶ_Ｄとし、ドレイン電極５への充電終了後数ｍｓｅｃまでの増加補助容量ΔＣｃｓ変化後のドレイン電圧をＶ_Ｄ'とすると、充電直後には増加補助容量ΔＣｃｓは存在せず、また、ドレイン電極５への充電完了後からのトータル電荷量変化はないため、
Ｑ_１＝Ｃｌｃ・Ｖ_Ｄ
Ｑ_２＝Ｃｃｓ・Ｖ_Ｄ

Ｑ_１'＝Ｃｌｃ・Ｖ_Ｄ'
Ｑ_２'＝Ｃｃｓ・Ｖ_Ｄ'
Ｑ_３'＝ΔＣｃｓ・Ｖ_Ｄ'

Ｑ_１＋Ｑ_２＝Ｑ_１'＋Ｑ_２'＋Ｑ_３'
（Ｃｌｃ＋Ｃｃｓ）・Ｖ_Ｄ＝（Ｃｌｃ＋Ｃｃｓ＋ΔＣｃｓ）・Ｖ_Ｄ'
Ｖ_Ｄ'＝（Ｃｌｃ＋Ｃｃｓ）・Ｖ_Ｄ／（Ｃｌｃ＋Ｃｃｓ＋ΔＣｃｓ）

となり、保持期間中に補助容量Ｃｃｓが、補助容量Ｃｃｓ＋増加補助容量ΔＣｃｓに変化すると、ドレイン電圧が変化することがわかる。

ここで、増加補助容量ΔＣｃｓは、ｉ層遅延蓄電領域１３ａの面積に比例するので、補助容量Ｃｃｓ＋増加補助容量ΔＣｃｓに変化後のドレイン電圧Ｖ_Ｄ'は、ｉ層遅延蓄電領域１３ａの面積が大きくなるに伴って、充電直後のドレイン電圧Ｖ_Ｄよりも小さくなることがわかる。

そこで、ｉ層遅延蓄電領域１３ａの面積と印加電圧の変化量との関係を理論的に求めると、例えば、図６の関係が得られる。なお、この図６の関係を得るための諸条件は、図５により算出した。図６により、ｉ層遅延蓄電領域１３ａの面積と印加電圧の変化量とは比例することがわかる。なお、この図６は、透過率Ｔ＝５０％でのｉ層遅延蓄電領域１３ａの面積と印加電圧変化量との関係を示している。すなわち、図７に示すように、例えば透過率Ｔ＝５０％においては、補助容量Ｃｃｓ＋増加補助容量ΔＣｃｓへの変化後のドレイン電圧Ｖ_Ｄ'は、ｉ層遅延蓄電領域１３ａの面積が大きくなると液晶印加電圧は大きくなる一方、ｉ層遅延蓄電領域１３ａの面積が小さくなると液晶印加電圧は小さくなることがわかる。

なお、ｉ層遅延蓄電領域１３ａの面積と印加電圧変化量との関係を、実験的に求めた結果、図１５に示すように、理論値と整合していることが確認できた。

また、図１（ｂ）に示すように、ｉ層遅延蓄電領域１３ａとコンタクトホール６との接触長さとドレイン電圧との関係を実測したところ、ドレイン電圧は、ｉ層遅延蓄電領域１３ａのコンタクトホール６への接触長さとの対応付けも可能であることが分かった。

ここで、ｉ層遅延蓄電領域１３ａの面積変化の形態について図１（ａ）（ｂ）及び図８（ａ）（ｂ）〜図１３に基づいて説明する。なお、いずれの図においても、ｉ層遅延蓄電領域１３ａの上側にはドレイン電極５は存在しない。また、本実施の形態では、１画素に対して２箇所のコンタクトホール６が設けられているが、必ずしもこれに限らず、他の複数であってもよく、或いは１個のコンタクトホール６であってもよい。

例えば、図１（ａ）（ｂ）では、真正半導体層１３の中央位置にコンタクトホール６が存在し、真正半導体層１３のｉ層遅延蓄電領域１３ａはそのコンタクトホール６の略２分割位置までを占めている。これに対して、図８（ａ）では、ｉ層遅延蓄電領域１３ａがコンタクトホール６をさらに包み込むようにして大きな面積を占めており、図８（ｂ）では、さらに、ｉ層遅延蓄電領域１３ａがコンタクトホール６を包み込むようにして大きな面積を占めている。また、図８（ｂ）では図８（ａ）に比べてドレイン電極５が扁平している。

図９（ａ）（ｂ）では、逆に、図８（ａ）（ｂ）よりもｉ層遅延蓄電領域１３ａが小さな面積を占めている。また、図９（ｂ）では図９（ａ）に比べてドレイン電極５が扁平している。

図１０（ａ）（ｂ）では、一方のコンタクトホール６にのみｉ層遅延蓄電領域１３ａを形成している。また、図１０（ｂ）では図１０（ａ）に比べてドレイン電極５が扁平していると共に、ｉ層遅延蓄電領域１３ａが大きいものとなっている。

図１１（ａ）（ｂ）では、コンタクトホール６に直交するようにｉ層遅延蓄電領域１３ａを形成している。また、図１１（ｂ）では図１１（ａ）に比べて一方のコンタクトホール６にのみｉ層遅延蓄電領域１３ａを形成している。

図１２では、ｉ層遅延蓄電領域１３ａの端部とドレイン電極５の端部とを一致させている。

図１３では、ドレイン電極５のＴＦＴ４側の端部に２つのコンタクトホール６を接触させており、さらにコンタクトホール６のＴＦＴ４側の端部にｉ層遅延蓄電領域１３ａをそれぞれ形成している。

このように、本実施の形態の液晶表示装置は、ガラス基板１上に配された複数のゲート配線３とソース配線２との各交点に、ＴＦＴ４と、ＴＦＴ４のドレイン電極５にコンタクトホール６を介して接続された画素電極７とがそれぞれ設けられている。また、ゲート配線３と同一平面に配された補助容量電極１１を備えている。そして、補助容量電極１１の上側にはゲート絶縁膜１２が形成され、ゲート絶縁膜１２の上側にはコンタクトホール６の下側及びその周辺に真正半導体層１３が形成され、さらにその真正半導体層１３の一部の上側にドレイン電極５がコンタクトホール６に接して形成されている。また、真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とを除く、ｉ層遅延蓄電領域１３ａの面積は、液晶への実効印加電圧に基づいて設定されている。

また、本発明の液晶表示装置の製造方法は、補助容量電極１１の上側にゲート絶縁膜１２を形成する絶縁膜形成工程と、ゲート絶縁膜１２の上側におけるコンタクトホール６の下側及びその周辺に真正半導体層１３を形成する工程と、真正半導体層１３の一部の上側にドレイン電極５をコンタクトホール６に接して形成する工程とを含む。そして、真正半導体層１３を形成する工程では、真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とを除く、ｉ層遅延蓄電領域１３ａの面積を、液晶への実効印加電圧に基づいて設定する。

上記の構成によれば、ゲート絶縁膜１２の上側におけるコンタクトホール６の下側及びその周辺には真正半導体層１３が形成されている。そして、その真正半導体層１３の一部の上側にドレイン電極５がコンタクトホール６に接して形成されている。したがって、真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とは、ドレイン電極５に電圧を印加したときに、直ちに、補助容量電極１１との間で補助容量を生じさせる。

しかし、真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とを除く領域は、導体であるコンタクトホール６及びドレイン電極５に接触していないので、直ちには電荷が蓄積されないが、ＴＦＴ４のＯＦＦ時間には電荷が蓄積される。すなわち、この真正半導体層１３における、コンタクトホール６との接触領域と上側にドレイン電極５が存在する領域とを除く領域は、ｉ層遅延蓄電領域１３ａと言えるものである。そして、この現象は、ｉ層遅延蓄電領域１３ａが高抵抗の半導体であるために発生し、通常の導体では発生しない。

ここで、ｉ層遅延蓄電領域１３ａに電荷が蓄積すると、そのｉ層遅延蓄電領域１３ａの面積に伴って補助容量が変化するので、画素への印加電圧が変化する。

したがって、この原理を利用すれば、液晶表示パネル単体にて、画素への印加電圧をｉ層遅延蓄電領域１３ａの面積に応じて変化させることができる。

この結果、例えば、電圧（Ｖ）−透過率（Ｔ）の特性が変化した場合、本実施の形態では、ｉ層遅延蓄電領域１３ａの面積を、液晶への実効印加電圧に基づいて設定することができる。

また、表示パネル単体では赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性が異なるが、本実施の形態では、ｉ層遅延蓄電領域１３ａの面積を、液晶への実効印加電圧に基づいて設定することができる。このため、汎用性の高い液晶表示装置となる。

したがって、同一機種、同一ドライバにおいて階調特性を変更することなく、装置・工場展開及び材料変更が可能であり、表示パネル単体で赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各色の電圧（Ｖ）−透過率（Ｔ）特性を調整し得る液晶表示装置及びその製造方法を提供することができる。

また、本実施の形態の液晶表示装置では、真正半導体層１３は、不純物の添加のない真正半導体からなっていると共に、真正半導体層１３とドレイン電極５との間には、不純物を添加したｎ^＋ａ−Ｓｉ層１４が設けられていることが好ましい。

これにより、不純物の添加のない真正半導体層１３は導電抵抗が大きいので、ドレイン電極５への印加直後と、印加後のＴＦＴ４のＯＦＦ時間に蓄積される電荷との差が大きい。したがって、画素への印加電圧の変化量を大きくすることができる。

また、真正半導体層１３とドレイン電極５との間に不純物を添加したｎ^＋ａ−Ｓｉ層１４を設けることによって、真正半導体層１３をドレイン電極５と一体となった導体として作用させることができ、ドレイン電極５と補助容量電極１１との間の本来の補助容量としての機能を十分に果たすことができる。

また、本実施の形態の液晶表示装置では、ドレイン電極５に接して設けられるコンタクトホール６は、１画素に２箇所設けられていると共に、上記２箇所のコンタクトホール６のそれぞれにｉ層遅延蓄電領域１３ａが設けられていることが好ましい。

これにより、ｉ層遅延蓄電領域１３ａの面積を増加して、画素への印加電圧の変化量を大きくすることができる。

また、本実施の形態の液晶表示装置では、ドレイン電極５に接して設けられるコンタクトホール６は、１画素に２箇所設けられていると共に、上記２箇所のコンタクトホール６のうち１箇所にｉ層遅延蓄電領域１３ａを設けることが可能である。

これにより、コンタクトホール６とドレイン電極５との接続を十分に確保する一方、画素への印加電圧の目的とする変化量に応じて、ｉ層遅延蓄電領域１３ａを２箇所のコンタクトホール６のうちの１箇所に設けることができる。

また、本実施の形態の液晶表示装置では、ｉ層遅延蓄電領域１３ａは、コンタクトホール６の一端側に設けられていることが好ましい。

これにより、例えば、２個のコンタクトホール６にｉ層遅延蓄電領域１３ａを設ける場合に、コンタクトホール６に対して左右対称にｉ層遅延蓄電領域１３ａを設けることができる。

また、本実施の形態の液晶表示装置では、ｉ層遅延蓄電領域１３ａは、コンタクトホール６を横断するように設けることが可能である。これにより、ｉ層遅延蓄電領域１３ａを簡易な形状に形成することができる。

前記実施の形態における液晶表示装置において、ｉ層遅延蓄電領域１３ａの面積と印加電圧の変化量との関係は、理論的に図６で表される。

そこで、本実施例では、これを確認すべく実証実験を行った。実験条件及び実験結果を図１４（ａ）（ｂ）に示す。実験結果は、図１４（ａ）の最右列に示す実測価として示されるものである。これを図示すると図１５として表される。この図からわかるように、実測値と理論値とが相関していることが確認できた。

一方、図１（ｂ）に示すように、ｉ層遅延蓄電領域１３ａとコンタクトホール６との接触長さとドレイン電圧との関係についても実測を行った。その結果、図１６に示すように、ドレイン電圧とｉ層遅延蓄電領域１３ａのコンタクトホール６への接触長さとは相関があることが確認できた。

本発明は、スイッチング素子のドレイン電極にコンタクトホールを介して接続された画素電極を有し、補助容量電極を備えた液晶表示装置に利用することができる。

（ａ）は本発明における液晶表示装置の実施の一形態を示すものであり、１画素を示す平面図であり、（ｂ）は真正半導体層のI層遅延蓄電領域を示す平面図である。 図１（ａ）のＡ−Ａ’線断面図である。 （ａ）はドレイン充電直後の真正半導体層の電荷付与の状態を示す断面図であり、（ｂ）はドレイン充電終了後数ｍｓｅｃ経た後の真正半導体層の電荷付与の状態を示す断面図である。 （ａ）は上記液晶表示装置の等価回路を示す回路図であり、（ｂ）はドレイン充電直後の液晶表示装置の等価回路を示す回路図であり、（ｃ）はドレイン充電終了後数ｍｓｅｃ経た後の等価回路を示す回路図である。 上記液晶表示装置のｉ層遅延蓄電領域の面積と印加電圧との関係を求めるための説明図である。 上記液晶表示装置のｉ層遅延蓄電領域の面積と印加電圧との関係を示すグラフである。 上記液晶表示装置の透過率と液晶印加電圧との関係を示すグラフである。 （ａ）（ｂ）は、上記液晶表示装置のｉ層遅延蓄電領域の形態を示す平面図である。 （ａ）（ｂ）は、上記液晶表示装置のｉ層遅延蓄電領域における他の形態を示す平面図である。 （ａ）（ｂ）は、上記液晶表示装置のｉ層遅延蓄電領域におけるさらに他の形態を示す平面図である （ａ）（ｂ）は、上記液晶表示装置のｉ層遅延蓄電領域におけるさらに他の形態を示す平面図である 上記液晶表示装置のｉ層遅延蓄電領域におけるさらに他の形態を示す平面図である 上記液晶表示装置のｉ層遅延蓄電領域におけるさらに他の形態を示す平面図である （ａ）（ｂ）は、上記液晶表示装置のｉ層遅延蓄電領域の面積と印加電圧との関係についての、理論値と実測値との関係を示す説明図である。 上記液晶表示装置のｉ層遅延蓄電領域の面積と印加電圧との関係について、理論値と実測値との相関を示すグラフである。 上記液晶表示装置のコンタクトホールのｉ層遅延蓄電領域への接触長さとドレイン電圧の変化量との相関を示すグラフである。 （ａ）は従来の液晶表示装置における１画素を示す平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線断面図である。

符号の説明

１ ガラス基板（絶縁性基板）
２ ソース配線
３ ゲート配線
４ ＴＦＴ（スイッチング素子）
５ ドレイン電極
６ コンタクトホール
７ 画素電極
１１ 補助容量電極
１２ ゲート絶縁膜（絶縁膜）
１３ 真正半導体層（半導体層）
１３ａ ｉ層遅延蓄電領域（遅延蓄電領域）
１４ ｎ^＋ ａ−Ｓｉ層（不純物添加半導体）

Claims (7)

1. 絶縁性基板上に配された複数のゲート配線とソース配線との各交点に、スイッチング素子と、上記スイッチング素子のドレイン電極にコンタクトホールを介して接続された画素電極とがそれぞれ設けられていると共に、上記ゲート配線と同一平面に配された補助容量電極とを備えた液晶表示装置において、
   上記補助容量電極の上側には絶縁膜が形成され、該絶縁膜の上側には上記コンタクトホールの下側及びその周辺に半導体層が形成され、さらにその半導体層の一部の上側に上記ドレイン電極が上記コンタクトホールに接して形成されていると共に、
   上記半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く遅延蓄電領域の面積は、液晶への実効印加電圧に基づいて設定されていることを特徴とする液晶表示装置。
2. 前記半導体層は、不純物の添加のない真性半導体からなっていると共に、
   上記半導体層とドレイン電極との間には、不純物を添加した不純物添加半導体が設けられていることを特徴とする請求項１記載の液晶表示装置。
3. 前記ドレイン電極に接して設けられるコンタクトホールは、１画素に複数箇所設けられていると共に、
   上記複数箇所のコンタクトホールのそれぞれに前記遅延蓄電領域が設けられていることを特徴とする請求項１記載の液晶表示装置。
4. 前記ドレイン電極に接して設けられるコンタクトホールは、１画素に複数箇所設けられていると共に、
   上記複数箇所のコンタクトホールのうちの一部に前記遅延蓄電領域が設けられていることを特徴とする請求項１記載の液晶表示装置。
5. 前記遅延蓄電領域は、コンタクトホールの一端側に設けられていることを特徴とする請求項１記載の液晶表示装置。
6. 前記遅延蓄電領域は、コンタクトホールを横断するように設けられていることを特徴とする請求項１記載の液晶表示装置。
7. 絶縁性基板上に配された複数のゲート配線とソース配線との各交点に、スイッチング素子と、上記スイッチング素子のドレイン電極にコンタクトホールを介して接続された画素電極とがそれぞれ設けられていると共に、上記ゲート配線と同一平面に配された補助容量電極とを備えた液晶表示装置の製造方法において、
   上記補助容量電極の上側に絶縁膜を形成する絶縁膜形成工程と、
   上記絶縁膜の上側における上記コンタクトホールの下側及びその周辺に半導体層を形成する工程と、
   上記半導体層の一部の上側に上記ドレイン電極を上記コンタクトホールに接して形成する工程とを含むと共に、
   上記半導体層を形成する工程では、上記半導体層における、コンタクトホールとの接触領域と上側にドレイン電極が存在する領域とを除く遅延蓄電領域の面積を、液晶への実効印加電圧に基づいて設定することを特徴とする液晶表示装置の製造方法。

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