JP5148032B2 - アクティブマトリクス型表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はアクティブマトリクス型表示装置に関する。
【0002】
【従来の技術】
アクティブマトリクス型表示装置の一つである液晶表示装置は、液晶を介して互いに対向配置される各基板を外囲器とし、該液晶の広がり方向に多数の画素が配置された領域を表示領域としている。
【0003】
そして、アクティブマトリクス型と称されるものは、x方向に延在されy方向に並設されるゲート信号線、y方向に延在されx方向に並設されるドレイン信号線とで囲まれた領域を画素領域とし、この画素領域に片側のゲート信号線からの走査信号の供給によって駆動する薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とを備え
、これらはいずれも成膜技術で形成されるようになっている。
【0004】
また、前記薄膜トランジスタが形成されている側の基板であって、その表示領域以外の領域において、前記ゲート信号線に走査信号を供給するゲート信号線駆動回路、および前記ドレイン信号線に映像信号を供給するドレイン信号線駆動回路を成膜技術で形成するものが知られている。
【0005】
これらゲート信号線駆動回路およびドレイン信号線駆動回路は、前記薄膜トランジスタと同様な構成からなる薄膜トランジスタで形成される多数のインバータで構成されるため、前記各駆動回路と画素の形成は並行してなされるのが通常となっている。
【0006】
【発明が解決しようとする課題】
しかしながら、このようなアクティブマトリクス型表示装置において、ゲート信号線駆動回路およびドレイン信号線駆動回路はそれに占める面積が比較的大きくなってしまう結果、表示領域の枠と透明基板の枠との間の幅(いわゆる額縁と称されている)が大きく形成されてしまうことが指摘されていた。
【0007】
本発明は、このような事情に基づいてなされたもので、その目的はゲート信号線駆動回路あるいはドレイン信号線駆動回路の集積度を向上させたアクティブマトリクス型表示装置を提供することにある。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明によるアクティブマトリクス型表示装置は、基板の一面に、第1の薄膜トランジスタを備える画素領域の集合からなる表示領域と、この表示領域の外側に第2の薄膜トランジスタを備える駆動回路形成領域とを有し、
前記第1の薄膜トランジスタのゲート電極は、ゲート信号線と異なる材料で形成されているとともに、その一部が該ゲート信号線に電気的に接続され、
前記第2の薄膜トランジスタのゲート電極は、それに接続される配線層又は電極と異なる材料で形成されているとともに、その一部が前記配線層又は電極に電気的に接続されており、
前記第1薄膜トランジスタおよび第2薄膜トランジスタのそれぞれのゲート電極は同一の材料で構成されているとともに、
前記ゲート信号線および前記配線層又は電極はそれぞれ同一の材料で構成されていることを特徴とするものである。
又、前記第1の薄膜トランジスタ又は前記第2の薄膜トランジスタのゲート電極は、ゲート信号線に直接或いは間接に重ね合わされていることを特徴とするものである。
又、前記第1の薄膜トランジスタ又は前記第2の薄膜トランジスタのゲート電極は、ゲート信号線と同一材料又は異なる材料で、前記ゲート信号線とは異なる層で形成された箇所を有していることを特徴とするものである。
【0009】
このように構成されたアクティブマトリクス型表示装置は、駆動回路形成領域に形成される第2薄膜トランジスタはそのゲート電極がコンタクトホールを介することなく直接重ね合わされる他の配線層または電極と接続されている。
【0010】
このためコンタクトホールの形成に要するスペースを大きく確保する必要がなくなり、前記駆動回路形成領域を小さくすることができるようになる。
【0011】
また、このような構成とすることに基づき、画素領域における第1薄膜トランジスタを第2薄膜トランジスタと同様な構成とする(それらのゲート電極の材料を同一とする)ことにより、それらのしきい値を同一とすることができる。
【0012】
【発明の実施の形態】
以下、本発明によるアクティブマトリクス型表示装置の実施例を図面を用いて説明する。
実施例1.
《全体構成》
図2は、本発明によるアクティブマトリクス型表示装置の一つである液晶表示装置の一実施例を示す等価回路図である。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。
【0013】
同図において透明基板SUB1がある。この透明基板SUB1は液晶を介して他の透明基板(図示せず)と対向配置されるようになっている。
【0014】
この透明基板SUB1の液晶側の面の周辺を除く中央部には、図中x方向に延在しy方向に並設されるゲート信号線GL、およびy方向に延在しx方向に並設されるドレイン信号線DLが形成され、これら各信号線で囲まれた領域によって画素領域が形成されている。
【0015】
この画素領域はマトリクス状に複数配置されて表示領域13を構成するようになっている。
【0016】
そして、ゲート信号線GLとこれに隣接する他のゲート信号線GLとの間にはx方向に延在する保持容量電極配線STが延在して形成され、この保持容量電極配線CLは各画素領域において後述する容量素子Cstの一方の容量保持電極CTを構成するようになっている。
【0017】
各画素領域には、一方(図中上側)のゲート信号線GLからの走査信号の供給によって駆動される薄膜トランジスタTFTと、この薄膜トランジスタTFTを介して一方(図中左側)のドレイン信号線からの映像信号が供給される透明の画素電極PIXとを備え、また、この画素電極PIXと前記保持容量電極配線STとの間には保持容量素子Cstが形成されている。尚、この画素電極PIXと他のゲート信号線との間には、他の保持容量素子Caddが形成される。本実施例では、2つの保持容量が示されているが、特に制限される訳ではなく、CstとCaddとの一方のみ形成してもよい。
【0018】
前記各ゲート信号線GLは、その両端(図中左および右側)において、透明基板SUB1上に形成されたゲート信号線駆動回路15に接続され、このゲート信号線駆動回路15から出力される走査信号が順次供給されるようになっている。
【0019】
なお、このゲート信号線駆動回路15はコンプリメンタリMOS(C−MOS)からなる多数のインバータから構成され、その形成は画素領域における成膜技術と並行してなされるようになっている。
【0020】
また、前記各ドレイン信号線DLは、その一端(図中下側)において、透明基板SUB1に形成されたドレイン信号線駆動回路14に接続され、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【0021】
なお、このドレイン信号線駆動回路14もコンプリメンタリMOS(C−MOS)からなる多数のインバータから構成され、その形成は画素領域における成膜技術と並行してなされるようになっている。
【0022】
さらに、前記保持容量電極配線STは、その一端(図中左側)において、端子Vcomに接続されるようになっている。
【0023】
この端子Vcomは、透明基板SUB1の周辺に形成された入力端子18、19、100と並設されて形成され、透明基板SUB1と対向配置される他の透明基板の液晶側の面にて各画素領域に共通な透明の対向電極(図示せず)と同じ電位に保持されるようになっている。なお、本実施例では、保持容量電極配線STはVcomに接続されているが、特に制限される訳ではなく、Vcom以外の任意の電圧が供給されるものであってもよい。
【0024】
なお、図中において、符号16はドレイン信号線DLへの映像信号を充電するプリチャージ回路、符号17はレベルシフト回路であり、入力端子19、100からのデジタル信号(コントロール信号)をゲート信号線駆動回路15およびドレイン信号線駆動回路14を動かすのに充分な電圧にするようになっている。
【0025】
このような回路が形成された透明基板SUB1に液晶を介して対向配置される他の透明基板(図示せず)は、少なくとも表示領域13を被うようにして配置され、その周辺には一方の基板に対する他方の基板の固着および液晶の封止を兼ねるシール材(図示せず)が形成されている。
【0026】
そして、この他の透明基板の液晶側の面には、各画素領域に共通の透明な対向電極が形成され、この電極と透明基板SUB1側の画素電極PIXとの間で液晶を挙動させる電界を発生せしめるようになっている。
【0027】
《画素領域の構成》
図1(a)は、前記画素領域の構成の一実施例を示す平面図である。同図(a)はx方向へ並設される2つの画素を示している。また、同図(a)のb−b線における断面図を同図(b)に示している。
【0028】
まず、透明基板SUB1の液晶側の画素領域面に半導体層ASが形成されている。この半導体層ASは薄膜トラシジスタTFTの半導体層となるもので、たとえばポリシリコンからなっている。
【0029】
この半導体層ASは他の画素領域と画するゲート信号線GLのうち上方のゲート信号線に近接しかつ平行に形成されている。
【0030】
そして、半導体層ASが形成された透明基板SUB1の表面の全域には該半導体層ASをも被ってたとえばSiO2からなる絶縁膜GIが形成されている。この絶縁膜GIは前記薄膜トランジスタTFTのゲート酸化膜として機能するようになっている。
【0031】
この絶縁膜GIの表面には、たとえばTiWからなる前記薄膜トランジスタTFTのゲート電極GTが形成されている。このゲート電極GTは前記半導体層ASのほぼ中央を横切るように形成され、その一端は後述するゲート信号線GLと重畳しえる領域にまで延在されている。
【0032】
なお、前記半導体層ASは、その形成時において真性(intrinsic:導電型決定不純物がドープされていない)のものとなっているが、前記ゲート電極GTの形成後において該ゲート電極GTをマスクとして導電型決定不純物をドープすることによって、該ゲート電極GTを間にしその両脇における半導体層ASを導電化させ、この部分においてソース領域およびドイレン領域が形成されるようになっている。
【0033】
そして、絶縁膜GIの表面にはたとえばAlからなるゲート信号線GLがx方向に延在しy方向に並設されるようにして形成されている。この場合のゲート信号線GLはその一部において前記ゲート電極GTと重畳されるようにして形成され、これにより該ゲート電極GTとゲート信号線GLとの電気的な接続が図れるようになっている。
【0034】
ここで、前記ゲート電極GTはゲート信号線GLと一体化させて形成し、ゲート信号線GLと同一の材料からなるAlで形成することが考えられる。しかし、この実施例では、ゲート電極GTとゲート信号線GLとを別な材料で構成するようにしている。
【0035】
これは、画素領域における薄膜トランジスタTFTのしきい値電圧(Vth)をこの薄膜トランジスタTFTと並行して形成されるドレイン信号線駆動回路14およびゲート信号線駆動回路15を構成するインバータの薄膜トランジスタのしきい値電圧(Vth)と同じにするためである。
【0036】
また、前記ゲート信号線GLの形成と同時にそれら信号線の間に保持容量電極配線STがAlで形成されている。この保持容量電極配線STは後述する画素電極PIXとの間に容量を形成するようになっている。尚、画素電極PIXと他のゲート信号線とで形成される他の保持容量Caddの容量を大きくするため、図示した画素電極PIXと他のゲート信号線とを重ね合せてもよい。
【0037】
なお、ゲート信号線GL(ゲート電極GT)および保持容量電極配線STが形成された後は、これらをマスクとして前記絶縁膜GIがエッチングされるようになっている。これにより、前記絶縁膜GIはゲート信号線GL(ゲート電極GT)および保持容量電極配線STの直下に残存し、該ゲート電極GTの下を除いて半導体層ASの表面は露出されるようになる。
【0038】
また、この絶縁膜GIのエッチングは、ゲート電極GTの形成後ゲート信号線GLおよび保持容量電極配線STの形成前で行うようにしてもよい。この場合絶縁膜GIは該ゲート電極GTの直下にのみ残存することになる。
【0039】
そして、このようにゲート信号線GLおよび保持容量電極配線STが形成された絶縁膜GIの表面には、該各信号線および配線をも被ってたとえばSiNからなる保護膜PSVが形成されている。
【0040】
この保護膜PSVには前記薄膜トランジスタTFTのソース領域およびドレイン領域の各表面の一部を露出させるためのコンタクト孔CH(s)、CH(d)が形成されている。
【0041】
ここで、薄膜トランジスタTFTのドレイン領域(後述するドレイン信号線DLと接続される側の領域をドレイン領域と称する)の表面の一部を露出させるためのコンタクト孔CH(d)は、該ドレイン信号線DLの形成領域部に形成され、これにより、ドレイン信号線DLの形成と同時にその信号線は薄膜トランジスタTFTのドレイン領域と電気的に接続されるようになっている。
【0042】
また、前記保護膜PSVの表面にはITO(Indium-Tin-Oxide)からなる画素電極PIXが形成されている。
【0043】
この画素電極PIXは前記容量電極配線STと重畳されて画素領域の大部分の領域に形成されている。これにより画素電極PIXと容量電極配線STとの間には保護膜PSVを誘電体膜とする容量素子が形成されるようになっている。
【0044】
さらに、前記保護膜PSVの表面にはたとえばAlからなるドレイン信号線DLが、y方向に延在されx方向に並設されて形成され、この際に、薄膜トランジスタTFTのソース領域とコンタクト孔CH(d)を通して電気的に接続されるようになっている。
【0045】
そして、このドレイン信号線DLの形成と同時に、一端が薄膜トランジスタTFTのソース領域とコンタクト孔CH(s)を通して接続され、他端が前記画素電極PIXと接続される導電層がAlで形成されるようになっている。
【0046】
なお、このように構成された透明基板SUB1の表面の表示領域13の全域には配向膜(図示せず)が形成され、この配向膜は液晶と直接に接触して該液晶の初期配向方向を決定するようになっている。
【0047】
《駆動回路のインバータ》
図3は、前記ドレイン信号線駆動回路14およびゲート信号線駆動回路15を構成するインバータの一実施例を示す平面図である。
【0048】
また、図5は該インバータの等価回路を示す図で、電源供給線Vddとアース線GNDとの間に前段のコンプリメンタリMOS(C−MOS)の接続部を後段のコンプリメンタリMOS(C−MOS)のゲートに接続させてなり、入力部を前段のC−MOSのゲートとし、出力部を後段のC−MOSの接続部となっている。
【0049】
図3に示すように、透明基板SUB1の表面に、半導体層as1および半導体層as2が形成されている。
【0050】
半導体層as1は、それにp型薄膜トランジスタtft2とn型薄膜トランジスタtft1が形成されるようになっており、それらの境部において屈曲部を有するパターンとして形成されている。
【0051】
半導体層as2も半導体層as1と同様の形状をなし、それにp型薄膜トランジスタtft4とn型薄膜トランジスタtft3が形成されるようになっており、それらの境部において屈曲部を有するパターンとして形成されている。
【0052】
また、これら半導体層as1および半導体層as2は、画素領域における薄膜トランジスタTFTの半導体層ASと同一の工程で形成される。
【0053】
半導体層as1の表面にはp型薄膜トランジスタtft2の形成領域の中央部およびn型薄膜トランジスタtft1の形成領域の中央部を共に横切るようにしてそれぞれTiWからなるゲート電極GT1が形成されている。同様に半導体層as2の表面には、TiWからなるゲート電極GT2が形成されている。
【0054】
これらゲート電極GT1、GT2は、画素領域における薄膜トランジスタTFTのゲート電極GTと同一の工程で形成される。
【0055】
このゲート電極下の半導体層as1、as2の表面にはSiO2膜からなるゲート酸化膜が形成され、それ以外の領域には該SiO2 膜は形成されていないようになっている。画素領域における薄膜トランジスタTFTの形成の際と同様にゲート電極GT1、GT2をマスクとしてそれから露出されているSiO2膜をエッチングするからである。
【0056】
そして、ゲート電極GT1とGT2から露出されている半導体層as1、as2に導電型不純物をドープすることによって各薄膜トランジスタtft1ないしtft4のソース領域およびドレイン領域を形成する。
【0057】
この場合、半導体層as1にp型薄膜トランジスタtft2とn型薄膜トランジスタtft1を形成し、半導体層as2にp型薄膜トランジスタtft4とn型薄膜トランジスタtft3を形成することから、半導体層as1にはp型不純物領域とn型領域が形成され、半導体層as2にもp型不純物領域とn型領域が形成される。
【0058】
そして、画素領域のゲート信号線GLの形成と同時に、該ゲート信号線GLの形成材料(Al)で、半導体層as1における薄膜トランジスタtft1と薄膜トランジスタtft2との接続を図る電極T2、半導体層as2における薄膜トランジスタtft3と薄膜トランジスタtft4との接続を図る電極T3を形成する。
【0059】
この場合、電極T2は半導体層as2側に形成されたゲート電極GT2と接続され、また、電極T3はインバータの出力が導かれる他の配線(この実施例ではTiWで形成されている。)に接続される。
【0060】
なお、これら電極T2、T3の形成と同時に、インバータの入力電極となる電極T1が半導体層as1側のゲート電極GT1と接続されて形成される。
【0061】
そして、このように構成された透明基板SUB1の表面には、保護膜PSVが形成されている。この保護膜PSVは画素領域に形成される保護膜PSVと同一の工程で形成される。
【0062】
この保護膜PSVの表面にはインバータに電源を供給するための電源配線層Vddが画素領域におけるドレイン信号線DLの形成と同一の工程で形成される。
【0063】
この電源配線層Vddは、予め保護膜に形成されているコンタクトホールを通して薄膜トランジスタtft2、tft4のドレイン領域に接続されている。
【0064】
また、前記電源配線層Vddの形成と同時にインバータのグランドとなるアース配線層GNDが形成され、このアース配線層GNDは、予め保護膜PSVに形成されているコンタクトホールを通して薄膜トランジスタtft1、tft3のソース領域に接続されている。
【0065】
上述した駆動回路のインバータは、前記のC−MOSのゲートへの入力部、前段のC−MOSの接続部においてコンタクトホールの形成、および後段のC−MOSの出力部においてコンタクトホールの形成を行っていない構成となっている。このため、これら各部におけるスペースを大幅に低減させることができる。
【0066】
図6(a)は二つの配線層1、2をそれらの各端において直接に重ねて形成した導電層3によって互いに電気的に接続させる場合の該接続部に要する占有面積(図では6μm×4μm)と、それに隣接する他の配線層4(あるいは電極)との関係を示したものである。
【0067】
また、図6(b)は二つの配線層2、3をそれらの各端においてコンタクトホールを通して互いに電気的に接続させる場合の該接続部に要する占有面積(図では14μm×7μm)と、それに隣接する他の配線層(あるいは電極)との関係を示したものである。
【0068】
これらの図から明らかなように、後者の接続部の面積が98μmであるのに対して、前者の接続部の面積を24μmとするこができ、そのスペースを約24%程度に低減させることができるようになり、隣接させる配線層(あるいは電極)を近接させて配置させることができるようになる。
【0069】
図4は、図3に対応する図で、従来の液晶表示装置のインバータの平面図である。この図4と比較して明らかとなるように、本実施例のインバータの構成によれば、その占有面積が大幅に小さくできることが判る。
【0070】
実施例2.
図7は、本発明による液晶表示装置の他の実施例を示す要部構成図で、その(a)は平面図を、(b)は(a)のb−b線における断面図を示している。
同図は、画素領域に形成される薄膜トランジスタTFTの部分を示したものである。
【0071】
実施例1の場合と異なる構成は、ドレイン領域およびソース領域の半導体層ASの表面にはゲート信号線GLと同一の材料(この実施例の場合Al)からなる金属層10が直接に重ねて形成され、保護膜PSVに形成されるコンタクトホールによって該金属層10の一部が露出していることにある。
【0072】
このような構成とすることにより、保護膜PSVにコンタクトホールを形成する場合にドライエッチング方法を適用することができ、これにより該コンタトホールの径を小さくでき、ひいては画素の集積化を図ることができる。
【0073】
すなわち、保護膜PSVにウェットエッチングによってコンタクトホールを形成する場合、サイドエッチによって現像寸法より約2〜3μm大きくなってしまうことが知られている。
【0074】
このため、サイドエッチの程度が少ないドライエッチングが好ましいが、ドライエッチングで保護膜PSVにコンタクトホールを形成した場合、半導体層ASの表面でエッチングが止まることなく該半導体層ASを突き抜ける現象が生じる。半導体層ASと保護膜PSVとのエッチングの選択比が小さいことに基づく。
【0075】
このため、上述したように該半導体層ASの表面に金属層10を形成しておくことにより、半導体層ASに損傷を与えることなくドライエッチング方法を採用できるようになる。
【0076】
なお、このような構成は、ドレイン信号線駆動回路14およびゲート信号線駆動回路15を構成するインバータの薄膜トランジスタtftも同様に適用できることはいうまでもない。
【0077】
図3に示す構成の場合、保護膜PSVのコンタクトホールを通してVdd電源を供給するための配線層およびグランドとなる配線層と接続される半導体層ASの表面に金属層を形成することになる。本発明は、以上示した実施例に限定されるものではなく、薄膜トランジスタのゲート電極とゲート信号線とは直接重ね合わされて電気的に接続する必要はなく、電気的に接続するのであれば、他の材料を介して接続することも可能であり、また、平面的にずれた状態で電気的に接続させることも可能である。更に、ゲート電極をゲート信号線とが別材料である必要はなく、同一材料であってもよく、更には、同一材料の組成が異なったものであってもよい。この場合においても、ゲート電極とゲート信号線とは異なった工程で形成されるため、ゲート電極とゲート信号線とは異なった層に形成された箇所を少なくとも有することとなる。また、本発明は、いわゆる横電界方式(IPS)液晶表示装置、有機EL等の液晶を使用しない表示装置等、薄膜トランジスタを有するアクティブマトリクス型表示装置全般への適用が可能である。
【0078】
【発明の効果】
以上説明したことから明らかとなるように、本発明によるアクティブマトリクス型表示装置によれば、ゲート信号線駆動回路あるいはドレイン信号線駆動回路の集積度を向上させることができる。
【図面の簡単な説明】
【図1】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図2】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図3】本発明による液晶表示装置の駆動回路を構成するインバータの平面図である。
【図4】従来の液晶表示装置の駆動回路を構成するインバータの平面図である。
【図5】本発明による液晶表示装置の駆動回路を構成するインバータの等価回路図である。
【図6】本発明による効果を示す説明図である。
【図7】本発明による液晶表示装置の画素内の薄膜トランジスタの他の実施例を示す平面図である。
【符号の説明】
GL…ゲート信号線、DL…ドレイン信号線、TFT…薄膜トランジスタ、GT…ゲート電極、AS…半導体層、CH…コンタクトホール、10…金属層。
Claims (6)
- 基板上に形成された表示領域と、前記表示領域の外側に設けられる駆動回路形成領域とを有するアクティブマトリクス型表示装置であって、
前記駆動回路形成領域には、前記基板上に第1のTFTと第2のTFTとが形成されており、
前記第2のTFTのゲート電極は、第1の金属により構成されており、
前記第1の金属とは別に形成される第2の金属の両端が前記第2のTFTのゲート電極と前記第1のTFTの半導体層に直接重ね合わされて、前記第2のTFTのゲート電極と前記第1のTFTの半導体層とは、電気的に接続されていることを特徴とするアクティブマトリクス型表示装置。 - 前記アクティブマトリクス型表示装置は、更に、第3のTFTを有し、
前記第1のTFTと前記第3のTFTとによってコンプリメンタリMOSを形成しており、
前記第2の金属に接続される前記第1のTFTの半導体層とは、前記第1のTFTと前記第3のTFTとの接続部であることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。 - 前記表示領域には、ゲート信号線とドレイン信号線とに接続された画素用薄膜トランジスタが形成されており、
前記画素用薄膜トランジスタのゲート電極と前記ゲート信号線とは別に形成されており、前記画素用薄膜トランジスタのゲート電極の一部が前記ゲート信号線に直接重ね合わされていることを特徴とする請求項1又は請求項2に記載のアクティブマトリクス型表示装置。 - 前記画素用薄膜トランジスタのゲート電極と、前記第2のTFTのゲート電極とは同一の工程で形成されていることを特徴とする請求項3に記載のアクティブマトリクス型表示装置。
- 前記ゲート信号線はアルミニウムで形成されていることを特徴とする請求項3または請求項4に記載のアクティブマトリクス型表示装置。
- 前記第1乃至第3のTFTの半導体層と前記画素用薄膜トランジスタの半導体層とは、ポリシリコンで形成されていることを特徴とする請求項3乃至請求項5のうち何れか1項に記載のアクティブマトリクス型表示装置。
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