JP2002131783A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JP2002131783A JP2002131783A JP2001218144A JP2001218144A JP2002131783A JP 2002131783 A JP2002131783 A JP 2002131783A JP 2001218144 A JP2001218144 A JP 2001218144A JP 2001218144 A JP2001218144 A JP 2001218144A JP 2002131783 A JP2002131783 A JP 2002131783A
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート信号線駆動回路あるいはドレイン信号
線駆動回路の集積度を向上させる。 【解決手段】 アクティブマトリクス表示装置の基板
に、第１の薄膜トランジスタを備える画素領域の集合か
らなる表示領域と、この領域の外側に第２の薄膜トラン
ジスタを備える駆動回路形成領域とを有し、前記第１の
薄膜トランジスタのゲート電極ＧＴは、ゲート信号線Ｇ
Ｌと異なる材料で形成されているとともに、その一部が
該ゲート信号線に直接電気的に接続され、前記第２の薄
膜トランジスタのゲート電極は、それに接続される配線
層又は電極と異なる材料で形成されているとともに、そ
の一部が前記配線層又は電極に直接重ね合わされている
ことにより電気的に接続されており、前記第１薄膜トラ
ンジスタおよび第２薄膜トランジスタのそれぞれのゲー
ト電極は同一の材料で構成されているとともに、前記ゲ
ート信号線および前記配線層又は電極はそれぞれ同一の
材料で構成されている。
線駆動回路の集積度を向上させる。 【解決手段】 アクティブマトリクス表示装置の基板
に、第１の薄膜トランジスタを備える画素領域の集合か
らなる表示領域と、この領域の外側に第２の薄膜トラン
ジスタを備える駆動回路形成領域とを有し、前記第１の
薄膜トランジスタのゲート電極ＧＴは、ゲート信号線Ｇ
Ｌと異なる材料で形成されているとともに、その一部が
該ゲート信号線に直接電気的に接続され、前記第２の薄
膜トランジスタのゲート電極は、それに接続される配線
層又は電極と異なる材料で形成されているとともに、そ
の一部が前記配線層又は電極に直接重ね合わされている
ことにより電気的に接続されており、前記第１薄膜トラ
ンジスタおよび第２薄膜トランジスタのそれぞれのゲー
ト電極は同一の材料で構成されているとともに、前記ゲ
ート信号線および前記配線層又は電極はそれぞれ同一の
材料で構成されている。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型表示装置に関する。
ス型表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型表示装置の一つ
である液晶表示装置は、液晶を介して互いに対向配置さ
れる各基板を外囲器とし、該液晶の広がり方向に多数の
画素が配置された領域を表示領域としている。
である液晶表示装置は、液晶を介して互いに対向配置さ
れる各基板を外囲器とし、該液晶の広がり方向に多数の
画素が配置された領域を表示領域としている。
【０００３】そして、アクティブマトリクス型と称され
るものは、ｘ方向に延在されｙ方向に並設されるゲート
信号線、ｙ方向に延在されｘ方向に並設されるドレイン
信号線とで囲まれた領域を画素領域とし、この画素領域
に片側のゲート信号線からの走査信号の供給によって駆
動する薄膜トランジスタと、この薄膜トランジスタを介
して片側のドレイン信号線からの映像信号が供給される
画素電極とを備え、これらはいずれも成膜技術で形成さ
れるようになっている。
るものは、ｘ方向に延在されｙ方向に並設されるゲート
信号線、ｙ方向に延在されｘ方向に並設されるドレイン
信号線とで囲まれた領域を画素領域とし、この画素領域
に片側のゲート信号線からの走査信号の供給によって駆
動する薄膜トランジスタと、この薄膜トランジスタを介
して片側のドレイン信号線からの映像信号が供給される
画素電極とを備え、これらはいずれも成膜技術で形成さ
れるようになっている。
【０００４】また、前記薄膜トランジスタが形成されて
いる側の基板であって、その表示領域以外の領域におい
て、前記ゲート信号線に走査信号を供給するゲート信号
線駆動回路、および前記ドレイン信号線に映像信号を供
給するドレイン信号線駆動回路を成膜技術で形成するも
のが知られている。
いる側の基板であって、その表示領域以外の領域におい
て、前記ゲート信号線に走査信号を供給するゲート信号
線駆動回路、および前記ドレイン信号線に映像信号を供
給するドレイン信号線駆動回路を成膜技術で形成するも
のが知られている。
【０００５】これらゲート信号線駆動回路およびドレイ
ン信号線駆動回路は、前記薄膜トランジスタと同様な構
成からなる薄膜トランジスタで形成される多数のインバ
ータで構成されるため、前記各駆動回路と画素の形成は
並行してなされるのが通常となっている。
ン信号線駆動回路は、前記薄膜トランジスタと同様な構
成からなる薄膜トランジスタで形成される多数のインバ
ータで構成されるため、前記各駆動回路と画素の形成は
並行してなされるのが通常となっている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなアクティブマトリクス型表示装置において、ゲート
信号線駆動回路およびドレイン信号線駆動回路はそれに
占める面積が比較的大きくなってしまう結果、表示領域
の枠と透明基板の枠との間の幅（いわゆる額縁と称され
ている）が大きく形成されてしまうことが指摘されてい
た。
うなアクティブマトリクス型表示装置において、ゲート
信号線駆動回路およびドレイン信号線駆動回路はそれに
占める面積が比較的大きくなってしまう結果、表示領域
の枠と透明基板の枠との間の幅（いわゆる額縁と称され
ている）が大きく形成されてしまうことが指摘されてい
た。
【０００７】本発明は、このような事情に基づいてなさ
れたもので、その目的はゲート信号線駆動回路あるいは
ドレイン信号線駆動回路の集積度を向上させたアクティ
ブマトリクス型表示装置を提供することにある。
れたもので、その目的はゲート信号線駆動回路あるいは
ドレイン信号線駆動回路の集積度を向上させたアクティ
ブマトリクス型表示装置を提供することにある。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。すなわち、本発明によるアクティ
ブマトリクス型表示装置は、基板の一面に、第１の薄膜
トランジスタを備える画素領域の集合からなる表示領域
と、この表示領域の外側に第２の薄膜トランジスタを備
える駆動回路形成領域とを有し、前記第１の薄膜トラン
ジスタのゲート電極は、ゲート信号線と異なる材料で形
成されているとともに、その一部が該ゲート信号線に電
気的に接続され、前記第２の薄膜トランジスタのゲート
電極は、それに接続される配線層又は電極と異なる材料
で形成されているとともに、その一部が前記配線層又は
電極に電気的に接続されており、前記第１薄膜トランジ
スタおよび第２薄膜トランジスタのそれぞれのゲート電
極は同一の材料で構成されているとともに、前記ゲート
信号線および前記配線層又は電極はそれぞれ同一の材料
で構成されていることを特徴とするものである。又、前
記第１の薄膜トランジスタ又は前記第２の薄膜トランジ
スタのゲート電極は、ゲート信号線に直接或いは間接に
重ね合わされていることを特徴とするものである。又、
前記第１の薄膜トランジスタ又は前記第２の薄膜トラン
ジスタのゲート電極は、ゲート信号線と同一材料又は異
なる材料で、前記ゲート信号線とは異なる層で形成され
た箇所を有していることを特徴とするものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。すなわち、本発明によるアクティ
ブマトリクス型表示装置は、基板の一面に、第１の薄膜
トランジスタを備える画素領域の集合からなる表示領域
と、この表示領域の外側に第２の薄膜トランジスタを備
える駆動回路形成領域とを有し、前記第１の薄膜トラン
ジスタのゲート電極は、ゲート信号線と異なる材料で形
成されているとともに、その一部が該ゲート信号線に電
気的に接続され、前記第２の薄膜トランジスタのゲート
電極は、それに接続される配線層又は電極と異なる材料
で形成されているとともに、その一部が前記配線層又は
電極に電気的に接続されており、前記第１薄膜トランジ
スタおよび第２薄膜トランジスタのそれぞれのゲート電
極は同一の材料で構成されているとともに、前記ゲート
信号線および前記配線層又は電極はそれぞれ同一の材料
で構成されていることを特徴とするものである。又、前
記第１の薄膜トランジスタ又は前記第２の薄膜トランジ
スタのゲート電極は、ゲート信号線に直接或いは間接に
重ね合わされていることを特徴とするものである。又、
前記第１の薄膜トランジスタ又は前記第２の薄膜トラン
ジスタのゲート電極は、ゲート信号線と同一材料又は異
なる材料で、前記ゲート信号線とは異なる層で形成され
た箇所を有していることを特徴とするものである。
【０００９】このように構成されたアクティブマトリク
ス型表示装置は、駆動回路形成領域に形成される第２薄
膜トランジスタはそのゲート電極がコンタクトホールを
介することなく直接重ね合わされる他の配線層または電
極と接続されている。
ス型表示装置は、駆動回路形成領域に形成される第２薄
膜トランジスタはそのゲート電極がコンタクトホールを
介することなく直接重ね合わされる他の配線層または電
極と接続されている。
【００１０】このためコンタクトホールの形成に要する
スペースを大きく確保する必要がなくなり、前記駆動回
路形成領域を小さくすることができるようになる。
スペースを大きく確保する必要がなくなり、前記駆動回
路形成領域を小さくすることができるようになる。
【００１１】また、このような構成とすることに基づ
き、画素領域における第１薄膜トランジスタを第２薄膜
トランジスタと同様な構成とする（それらのゲート電極
の材料を同一とする）ことにより、それらのしきい値を
同一とすることができる。
き、画素領域における第１薄膜トランジスタを第２薄膜
トランジスタと同様な構成とする（それらのゲート電極
の材料を同一とする）ことにより、それらのしきい値を
同一とすることができる。
【００１２】
【発明の実施の形態】以下、本発明によるアクティブマ
トリクス型表示装置の実施例を図面を用いて説明する。 実施例１． 《全体構成》図２は、本発明によるアクティブマトリク
ス型表示装置の一つである液晶表示装置の一実施例を示
す等価回路図である。同図は回路図ではあるが、実際の
幾何学的配置に対応して描かれている。
トリクス型表示装置の実施例を図面を用いて説明する。 実施例１． 《全体構成》図２は、本発明によるアクティブマトリク
ス型表示装置の一つである液晶表示装置の一実施例を示
す等価回路図である。同図は回路図ではあるが、実際の
幾何学的配置に対応して描かれている。
【００１３】同図において透明基板ＳＵＢ１がある。こ
の透明基板ＳＵＢ１は液晶を介して他の透明基板（図示
せず）と対向配置されるようになっている。
の透明基板ＳＵＢ１は液晶を介して他の透明基板（図示
せず）と対向配置されるようになっている。
【００１４】この透明基板ＳＵＢ１の液晶側の面の周辺
を除く中央部には、図中ｘ方向に延在しｙ方向に並設さ
れるゲート信号線ＧＬ、およびｙ方向に延在しｘ方向に
並設されるドレイン信号線ＤＬが形成され、これら各信
号線で囲まれた領域によって画素領域が形成されてい
る。
を除く中央部には、図中ｘ方向に延在しｙ方向に並設さ
れるゲート信号線ＧＬ、およびｙ方向に延在しｘ方向に
並設されるドレイン信号線ＤＬが形成され、これら各信
号線で囲まれた領域によって画素領域が形成されてい
る。
【００１５】この画素領域はマトリクス状に複数配置さ
れて表示領域１３を構成するようになっている。
れて表示領域１３を構成するようになっている。
【００１６】そして、ゲート信号線ＧＬとこれに隣接す
る他のゲート信号線ＧＬとの間にはｘ方向に延在する保
持容量電極配線ＳＴが延在して形成され、この保持容量
電極配線ＣＬは各画素領域において後述する容量素子Ｃ
ｓｔの一方の容量保持電極ＣＴを構成するようになって
いる。
る他のゲート信号線ＧＬとの間にはｘ方向に延在する保
持容量電極配線ＳＴが延在して形成され、この保持容量
電極配線ＣＬは各画素領域において後述する容量素子Ｃ
ｓｔの一方の容量保持電極ＣＴを構成するようになって
いる。
【００１７】各画素領域には、一方（図中上側）のゲー
ト信号線ＧＬからの走査信号の供給によって駆動される
薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦ
Ｔを介して一方（図中左側）のドレイン信号線からの映
像信号が供給される透明の画素電極ＰＩＸとを備え、ま
た、この画素電極ＰＩＸと前記保持容量電極配線ＳＴと
の間には保持容量素子Ｃｓｔが形成されている。尚、こ
の画素電極ＰＩＸと他のゲート信号線との間には、他の
保持容量素子Ｃａｄｄが形成される。本実施例では、２
つの保持容量が示されているが、特に制限される訳では
なく、ＣｓｔとＣａｄｄとの一方のみ形成してもよい。
ト信号線ＧＬからの走査信号の供給によって駆動される
薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦ
Ｔを介して一方（図中左側）のドレイン信号線からの映
像信号が供給される透明の画素電極ＰＩＸとを備え、ま
た、この画素電極ＰＩＸと前記保持容量電極配線ＳＴと
の間には保持容量素子Ｃｓｔが形成されている。尚、こ
の画素電極ＰＩＸと他のゲート信号線との間には、他の
保持容量素子Ｃａｄｄが形成される。本実施例では、２
つの保持容量が示されているが、特に制限される訳では
なく、ＣｓｔとＣａｄｄとの一方のみ形成してもよい。
【００１８】前記各ゲート信号線ＧＬは、その両端（図
中左および右側）において、透明基板ＳＵＢ１上に形成
されたゲート信号線駆動回路１５に接続され、このゲー
ト信号線駆動回路１５から出力される走査信号が順次供
給されるようになっている。
中左および右側）において、透明基板ＳＵＢ１上に形成
されたゲート信号線駆動回路１５に接続され、このゲー
ト信号線駆動回路１５から出力される走査信号が順次供
給されるようになっている。
【００１９】なお、このゲート信号線駆動回路１５はコ
ンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数のイ
ンバータから構成され、その形成は画素領域における成
膜技術と並行してなされるようになっている。
ンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数のイ
ンバータから構成され、その形成は画素領域における成
膜技術と並行してなされるようになっている。
【００２０】また、前記各ドレイン信号線ＤＬは、その
一端（図中下側）において、透明基板ＳＵＢ１に形成さ
れたドレイン信号線駆動回路１４に接続され、前記走査
信号の供給のタイミングに合わせて映像信号が供給され
るようになっている。
一端（図中下側）において、透明基板ＳＵＢ１に形成さ
れたドレイン信号線駆動回路１４に接続され、前記走査
信号の供給のタイミングに合わせて映像信号が供給され
るようになっている。
【００２１】なお、このドレイン信号線駆動回路１４も
コンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数の
インバータから構成され、その形成は画素領域における
成膜技術と並行してなされるようになっている。
コンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数の
インバータから構成され、その形成は画素領域における
成膜技術と並行してなされるようになっている。
【００２２】さらに、前記保持容量電極配線ＳＴは、そ
の一端（図中左側）において、端子Ｖｃｏｍに接続され
るようになっている。
の一端（図中左側）において、端子Ｖｃｏｍに接続され
るようになっている。
【００２３】この端子Ｖｃｏｍは、透明基板ＳＵＢ１の
周辺に形成された入力端子１８、１９、１００と並設さ
れて形成され、透明基板ＳＵＢ１と対向配置される他の
透明基板の液晶側の面にて各画素領域に共通な透明の対
向電極（図示せず）と同じ電位に保持されるようになっ
ている。なお、本実施例では、保持容量電極配線ＳＴは
Ｖｃｏｍに接続されているが、特に制限される訳ではな
く、Ｖｃｏｍ以外の任意の電圧が供給されるものであっ
てもよい。
周辺に形成された入力端子１８、１９、１００と並設さ
れて形成され、透明基板ＳＵＢ１と対向配置される他の
透明基板の液晶側の面にて各画素領域に共通な透明の対
向電極（図示せず）と同じ電位に保持されるようになっ
ている。なお、本実施例では、保持容量電極配線ＳＴは
Ｖｃｏｍに接続されているが、特に制限される訳ではな
く、Ｖｃｏｍ以外の任意の電圧が供給されるものであっ
てもよい。
【００２４】なお、図中において、符号１６はドレイン
信号線ＤＬへの映像信号を充電するプリチャージ回路、
符号１７はレベルシフト回路であり、入力端子１９、１
００からのデジタル信号（コントロール信号）をゲート
信号線駆動回路１５およびドレイン信号線駆動回路１４
を動かすのに充分な電圧にするようになっている。
信号線ＤＬへの映像信号を充電するプリチャージ回路、
符号１７はレベルシフト回路であり、入力端子１９、１
００からのデジタル信号（コントロール信号）をゲート
信号線駆動回路１５およびドレイン信号線駆動回路１４
を動かすのに充分な電圧にするようになっている。
【００２５】このような回路が形成された透明基板ＳＵ
Ｂ１に液晶を介して対向配置される他の透明基板（図示
せず）は、少なくとも表示領域１３を被うようにして配
置され、その周辺には一方の基板に対する他方の基板の
固着および液晶の封止を兼ねるシール材（図示せず）が
形成されている。
Ｂ１に液晶を介して対向配置される他の透明基板（図示
せず）は、少なくとも表示領域１３を被うようにして配
置され、その周辺には一方の基板に対する他方の基板の
固着および液晶の封止を兼ねるシール材（図示せず）が
形成されている。
【００２６】そして、この他の透明基板の液晶側の面に
は、各画素領域に共通の透明な対向電極が形成され、こ
の電極と透明基板ＳＵＢ１側の画素電極ＰＩＸとの間で
液晶を挙動させる電界を発生せしめるようになってい
る。
は、各画素領域に共通の透明な対向電極が形成され、こ
の電極と透明基板ＳＵＢ１側の画素電極ＰＩＸとの間で
液晶を挙動させる電界を発生せしめるようになってい
る。
【００２７】《画素領域の構成》図１（ａ）は、前記画
素領域の構成の一実施例を示す平面図である。同図
（ａ）はｘ方向へ並設される２つの画素を示している。
また、同図（ａ）のｂ−ｂ線における断面図を同図
（ｂ）に示している。
素領域の構成の一実施例を示す平面図である。同図
（ａ）はｘ方向へ並設される２つの画素を示している。
また、同図（ａ）のｂ−ｂ線における断面図を同図
（ｂ）に示している。
【００２８】まず、透明基板ＳＵＢ１の液晶側の画素領
域面に半導体層ＡＳが形成されている。この半導体層Ａ
Ｓは薄膜トラシジスタＴＦＴの半導体層となるもので、
たとえばポリシリコンからなっている。
域面に半導体層ＡＳが形成されている。この半導体層Ａ
Ｓは薄膜トラシジスタＴＦＴの半導体層となるもので、
たとえばポリシリコンからなっている。
【００２９】この半導体層ＡＳは他の画素領域と画する
ゲート信号線ＧＬのうち上方のゲート信号線に近接しか
つ平行に形成されている。
ゲート信号線ＧＬのうち上方のゲート信号線に近接しか
つ平行に形成されている。
【００３０】そして、半導体層ＡＳが形成された透明基
板ＳＵＢ１の表面の全域には該半導体層ＡＳをも被って
たとえばＳｉＯ2からなる絶縁膜ＧＩが形成されてい
る。この絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲ
ート酸化膜として機能するようになっている。
板ＳＵＢ１の表面の全域には該半導体層ＡＳをも被って
たとえばＳｉＯ2からなる絶縁膜ＧＩが形成されてい
る。この絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲ
ート酸化膜として機能するようになっている。
【００３１】この絶縁膜ＧＩの表面には、たとえばＴｉ
Ｗからなる前記薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔが形成されている。このゲート電極ＧＴは前記半導体
層ＡＳのほぼ中央を横切るように形成され、その一端は
後述するゲート信号線ＧＬと重畳しえる領域にまで延在
されている。
Ｗからなる前記薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔが形成されている。このゲート電極ＧＴは前記半導体
層ＡＳのほぼ中央を横切るように形成され、その一端は
後述するゲート信号線ＧＬと重畳しえる領域にまで延在
されている。
【００３２】なお、前記半導体層ＡＳは、その形成時に
おいて真性（intrinsic：導電型決定不純物がドープさ
れていない）のものとなっているが、前記ゲート電極Ｇ
Ｔの形成後において該ゲート電極ＧＴをマスクとして導
電型決定不純物をドープすることによって、該ゲート電
極ＧＴを間にしその両脇における半導体層ＡＳを導電化
させ、この部分においてソース領域およびドイレン領域
が形成されるようになっている。
おいて真性（intrinsic：導電型決定不純物がドープさ
れていない）のものとなっているが、前記ゲート電極Ｇ
Ｔの形成後において該ゲート電極ＧＴをマスクとして導
電型決定不純物をドープすることによって、該ゲート電
極ＧＴを間にしその両脇における半導体層ＡＳを導電化
させ、この部分においてソース領域およびドイレン領域
が形成されるようになっている。
【００３３】そして、絶縁膜ＧＩの表面にはたとえばＡ
ｌからなるゲート信号線ＧＬがｘ方向に延在しｙ方向に
並設されるようにして形成されている。この場合のゲー
ト信号線ＧＬはその一部において前記ゲート電極ＧＴと
重畳されるようにして形成され、これにより該ゲート電
極ＧＴとゲート信号線ＧＬとの電気的な接続が図れるよ
うになっている。
ｌからなるゲート信号線ＧＬがｘ方向に延在しｙ方向に
並設されるようにして形成されている。この場合のゲー
ト信号線ＧＬはその一部において前記ゲート電極ＧＴと
重畳されるようにして形成され、これにより該ゲート電
極ＧＴとゲート信号線ＧＬとの電気的な接続が図れるよ
うになっている。
【００３４】ここで、前記ゲート電極ＧＴはゲート信号
線ＧＬと一体化させて形成し、ゲート信号線ＧＬと同一
の材料からなるＡｌで形成することが考えられる。しか
し、この実施例では、ゲート電極ＧＴとゲート信号線Ｇ
Ｌとを別な材料で構成するようにしている。
線ＧＬと一体化させて形成し、ゲート信号線ＧＬと同一
の材料からなるＡｌで形成することが考えられる。しか
し、この実施例では、ゲート電極ＧＴとゲート信号線Ｇ
Ｌとを別な材料で構成するようにしている。
【００３５】これは、画素領域における薄膜トランジス
タＴＦＴのしきい値電圧（Ｖｔｈ）をこの薄膜トランジ
スタＴＦＴと並行して形成されるドレイン信号線駆動回
路１４およびゲート信号線駆動回路１５を構成するイン
バータの薄膜トランジスタのしきい値電圧（Ｖｔｈ）と
同じにするためである。
タＴＦＴのしきい値電圧（Ｖｔｈ）をこの薄膜トランジ
スタＴＦＴと並行して形成されるドレイン信号線駆動回
路１４およびゲート信号線駆動回路１５を構成するイン
バータの薄膜トランジスタのしきい値電圧（Ｖｔｈ）と
同じにするためである。
【００３６】また、前記ゲート信号線ＧＬの形成と同時
にそれら信号線の間に保持容量電極配線ＳＴがＡｌで形
成されている。この保持容量電極配線ＳＴは後述する画
素電極ＰＩＸとの間に容量を形成するようになってい
る。尚、画素電極ＰＩＸと他のゲート信号線とで形成さ
れる他の保持容量Ｃａｄｄの容量を大きくするため、図
示した画素電極ＰＩＸと他のゲート信号線とを重ね合せ
てもよい。
にそれら信号線の間に保持容量電極配線ＳＴがＡｌで形
成されている。この保持容量電極配線ＳＴは後述する画
素電極ＰＩＸとの間に容量を形成するようになってい
る。尚、画素電極ＰＩＸと他のゲート信号線とで形成さ
れる他の保持容量Ｃａｄｄの容量を大きくするため、図
示した画素電極ＰＩＸと他のゲート信号線とを重ね合せ
てもよい。
【００３７】なお、ゲート信号線ＧＬ（ゲート電極Ｇ
Ｔ）および保持容量電極配線ＳＴが形成された後は、こ
れらをマスクとして前記絶縁膜ＧＩがエッチングされる
ようになっている。これにより、前記絶縁膜ＧＩはゲー
ト信号線ＧＬ（ゲート電極ＧＴ）および保持容量電極配
線ＳＴの直下に残存し、該ゲート電極ＧＴの下を除いて
半導体層ＡＳの表面は露出されるようになる。
Ｔ）および保持容量電極配線ＳＴが形成された後は、こ
れらをマスクとして前記絶縁膜ＧＩがエッチングされる
ようになっている。これにより、前記絶縁膜ＧＩはゲー
ト信号線ＧＬ（ゲート電極ＧＴ）および保持容量電極配
線ＳＴの直下に残存し、該ゲート電極ＧＴの下を除いて
半導体層ＡＳの表面は露出されるようになる。
【００３８】また、この絶縁膜ＧＩのエッチングは、ゲ
ート電極ＧＴの形成後ゲート信号線ＧＬおよび保持容量
電極配線ＳＴの形成前で行うようにしてもよい。この場
合絶縁膜ＧＩは該ゲート電極ＧＴの直下にのみ残存する
ことになる。
ート電極ＧＴの形成後ゲート信号線ＧＬおよび保持容量
電極配線ＳＴの形成前で行うようにしてもよい。この場
合絶縁膜ＧＩは該ゲート電極ＧＴの直下にのみ残存する
ことになる。
【００３９】そして、このようにゲート信号線ＧＬおよ
び保持容量電極配線ＳＴが形成された絶縁膜ＧＩの表面
には、該各信号線および配線をも被ってたとえばＳｉＮ
からなる保護膜ＰＳＶが形成されている。
び保持容量電極配線ＳＴが形成された絶縁膜ＧＩの表面
には、該各信号線および配線をも被ってたとえばＳｉＮ
からなる保護膜ＰＳＶが形成されている。
【００４０】この保護膜ＰＳＶには前記薄膜トランジス
タＴＦＴのソース領域およびドレイン領域の各表面の一
部を露出させるためのコンタクト孔ＣＨ（ｓ）、ＣＨ
（ｄ）が形成されている。
タＴＦＴのソース領域およびドレイン領域の各表面の一
部を露出させるためのコンタクト孔ＣＨ（ｓ）、ＣＨ
（ｄ）が形成されている。
【００４１】ここで、薄膜トランジスタＴＦＴのドレイ
ン領域（後述するドレイン信号線ＤＬと接続される側の
領域をドレイン領域と称する）の表面の一部を露出させ
るためのコンタクト孔ＣＨ（ｄ）は、該ドレイン信号線
ＤＬの形成領域部に形成され、これにより、ドレイン信
号線ＤＬの形成と同時にその信号線は薄膜トランジスタ
ＴＦＴのドレイン領域と電気的に接続されるようになっ
ている。
ン領域（後述するドレイン信号線ＤＬと接続される側の
領域をドレイン領域と称する）の表面の一部を露出させ
るためのコンタクト孔ＣＨ（ｄ）は、該ドレイン信号線
ＤＬの形成領域部に形成され、これにより、ドレイン信
号線ＤＬの形成と同時にその信号線は薄膜トランジスタ
ＴＦＴのドレイン領域と電気的に接続されるようになっ
ている。
【００４２】また、前記保護膜ＰＳＶの表面にはＩＴＯ
（Indium-Tin-Oxide）からなる画素電極ＰＩＸが形成さ
れている。
（Indium-Tin-Oxide）からなる画素電極ＰＩＸが形成さ
れている。
【００４３】この画素電極ＰＩＸは前記容量電極配線Ｓ
Ｔと重畳されて画素領域の大部分の領域に形成されてい
る。これにより画素電極ＰＩＸと容量電極配線ＳＴとの
間には保護膜ＰＳＶを誘電体膜とする容量素子が形成さ
れるようになっている。
Ｔと重畳されて画素領域の大部分の領域に形成されてい
る。これにより画素電極ＰＩＸと容量電極配線ＳＴとの
間には保護膜ＰＳＶを誘電体膜とする容量素子が形成さ
れるようになっている。
【００４４】さらに、前記保護膜ＰＳＶの表面にはたと
えばＡｌからなるドレイン信号線ＤＬが、ｙ方向に延在
されｘ方向に並設されて形成され、この際に、薄膜トラ
ンジスタＴＦＴのソース領域とコンタクト孔ＣＨ（ｄ）
を通して電気的に接続されるようになっている。
えばＡｌからなるドレイン信号線ＤＬが、ｙ方向に延在
されｘ方向に並設されて形成され、この際に、薄膜トラ
ンジスタＴＦＴのソース領域とコンタクト孔ＣＨ（ｄ）
を通して電気的に接続されるようになっている。
【００４５】そして、このドレイン信号線ＤＬの形成と
同時に、一端が薄膜トランジスタＴＦＴのソース領域と
コンタクト孔ＣＨ（ｓ）を通して接続され、他端が前記
画素電極ＰＩＸと接続される導電層がＡｌで形成される
ようになっている。
同時に、一端が薄膜トランジスタＴＦＴのソース領域と
コンタクト孔ＣＨ（ｓ）を通して接続され、他端が前記
画素電極ＰＩＸと接続される導電層がＡｌで形成される
ようになっている。
【００４６】なお、このように構成された透明基板ＳＵ
Ｂ１の表面の表示領域１３の全域には配向膜（図示せ
ず）が形成され、この配向膜は液晶と直接に接触して該
液晶の初期配向方向を決定するようになっている。
Ｂ１の表面の表示領域１３の全域には配向膜（図示せ
ず）が形成され、この配向膜は液晶と直接に接触して該
液晶の初期配向方向を決定するようになっている。
【００４７】《駆動回路のインバータ》図３は、前記ド
レイン信号線駆動回路１４およびゲート信号線駆動回路
１５を構成するインバータの一実施例を示す平面図であ
る。
レイン信号線駆動回路１４およびゲート信号線駆動回路
１５を構成するインバータの一実施例を示す平面図であ
る。
【００４８】また、図５は該インバータの等価回路を示
す図で、電源供給線Ｖｄｄとアース線ＧＮＤとの間に前
段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）の接続部を
後段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）のゲート
に接続させてなり、入力部を前段のＣ−ＭＯＳのゲート
とし、出力部を後段のＣ−ＭＯＳの接続部となってい
る。
す図で、電源供給線Ｖｄｄとアース線ＧＮＤとの間に前
段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）の接続部を
後段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）のゲート
に接続させてなり、入力部を前段のＣ−ＭＯＳのゲート
とし、出力部を後段のＣ−ＭＯＳの接続部となってい
る。
【００４９】図３に示すように、透明基板ＳＵＢ１の表
面に、半導体層ａｓ１および半導体層ａｓ２が形成され
ている。
面に、半導体層ａｓ１および半導体層ａｓ２が形成され
ている。
【００５０】半導体層ａｓ１は、それにｐ型薄膜トラン
ジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１が形成
されるようになっており、それらの境部において屈曲部
を有するパターンとして形成されている。
ジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１が形成
されるようになっており、それらの境部において屈曲部
を有するパターンとして形成されている。
【００５１】半導体層ａｓ２も半導体層ａｓ１と同様の
形状をなし、それにｐ型薄膜トランジスタｔｆｔ４とｎ
型薄膜トランジスタｔｆｔ３が形成されるようになって
おり、それらの境部において屈曲部を有するパターンと
して形成されている。
形状をなし、それにｐ型薄膜トランジスタｔｆｔ４とｎ
型薄膜トランジスタｔｆｔ３が形成されるようになって
おり、それらの境部において屈曲部を有するパターンと
して形成されている。
【００５２】また、これら半導体層ａｓ１および半導体
層ａｓ２は、画素領域における薄膜トランジスタＴＦＴ
の半導体層ＡＳと同一の工程で形成される。
層ａｓ２は、画素領域における薄膜トランジスタＴＦＴ
の半導体層ＡＳと同一の工程で形成される。
【００５３】半導体層ａｓ１の表面にはｐ型薄膜トラン
ジスタｔｆｔ２の形成領域の中央部およびｎ型薄膜トラ
ンジスタｔｆｔ１の形成領域の中央部を共に横切るよう
にしてそれぞれＴｉＷからなるゲート電極ＧＴ１が形成
されている。同様に半導体層ａｓ２の表面には、ＴｉＷ
からなるゲート電極ＧＴ２が形成されている。
ジスタｔｆｔ２の形成領域の中央部およびｎ型薄膜トラ
ンジスタｔｆｔ１の形成領域の中央部を共に横切るよう
にしてそれぞれＴｉＷからなるゲート電極ＧＴ１が形成
されている。同様に半導体層ａｓ２の表面には、ＴｉＷ
からなるゲート電極ＧＴ２が形成されている。
【００５４】これらゲート電極ＧＴ１、ＧＴ２は、画素
領域における薄膜トランジスタＴＦＴのゲート電極ＧＴ
と同一の工程で形成される。
領域における薄膜トランジスタＴＦＴのゲート電極ＧＴ
と同一の工程で形成される。
【００５５】このゲート電極下の半導体層ａｓ１、ａｓ
２の表面にはＳｉＯ2膜からなるゲート酸化膜が形成さ
れ、それ以外の領域には該ＳｉＯ2 膜は形成されていな
いようになっている。画素領域における薄膜トランジス
タＴＦＴの形成の際と同様にゲート電極ＧＴ１、ＧＴ２
をマスクとしてそれから露出されているＳｉＯ2膜をエ
ッチングするからである。
２の表面にはＳｉＯ2膜からなるゲート酸化膜が形成さ
れ、それ以外の領域には該ＳｉＯ2 膜は形成されていな
いようになっている。画素領域における薄膜トランジス
タＴＦＴの形成の際と同様にゲート電極ＧＴ１、ＧＴ２
をマスクとしてそれから露出されているＳｉＯ2膜をエ
ッチングするからである。
【００５６】そして、ゲート電極ＧＴ１とＧＴ２から露
出されている半導体層ａｓ１、ａｓ２に導電型不純物を
ドープすることによって各薄膜トランジスタｔｆｔ１な
いしｔｆｔ４のソース領域およびドレイン領域を形成す
る。
出されている半導体層ａｓ１、ａｓ２に導電型不純物を
ドープすることによって各薄膜トランジスタｔｆｔ１な
いしｔｆｔ４のソース領域およびドレイン領域を形成す
る。
【００５７】この場合、半導体層ａｓ１にｐ型薄膜トラ
ンジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１を形
成し、半導体層ａｓ２にｐ型薄膜トランジスタｔｆｔ４
とｎ型薄膜トランジスタｔｆｔ３を形成することから、
半導体層ａｓ１にはｐ型不純物領域とｎ型領域が形成さ
れ、半導体層ａｓ２にもｐ型不純物領域とｎ型領域が形
成される。
ンジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１を形
成し、半導体層ａｓ２にｐ型薄膜トランジスタｔｆｔ４
とｎ型薄膜トランジスタｔｆｔ３を形成することから、
半導体層ａｓ１にはｐ型不純物領域とｎ型領域が形成さ
れ、半導体層ａｓ２にもｐ型不純物領域とｎ型領域が形
成される。
【００５８】そして、画素領域のゲート信号線ＧＬの形
成と同時に、該ゲート信号線ＧＬの形成材料（Ａｌ）
で、半導体層ａｓ１における薄膜トランジスタｔｆｔ１
と薄膜トランジスタｔｆｔ２との接続を図る電極Ｔ２、
半導体層ａｓ２における薄膜トランジスタｔｆｔ３と薄
膜トランジスタｔｆｔ４との接続を図る電極Ｔ３を形成
する。
成と同時に、該ゲート信号線ＧＬの形成材料（Ａｌ）
で、半導体層ａｓ１における薄膜トランジスタｔｆｔ１
と薄膜トランジスタｔｆｔ２との接続を図る電極Ｔ２、
半導体層ａｓ２における薄膜トランジスタｔｆｔ３と薄
膜トランジスタｔｆｔ４との接続を図る電極Ｔ３を形成
する。
【００５９】この場合、電極Ｔ２は半導体層ａｓ２側に
形成されたゲート電極ＧＴ２と接続され、また、電極Ｔ
３はインバータの出力が導かれる他の配線（この実施例
ではＴｉＷで形成されている。）に接続される。
形成されたゲート電極ＧＴ２と接続され、また、電極Ｔ
３はインバータの出力が導かれる他の配線（この実施例
ではＴｉＷで形成されている。）に接続される。
【００６０】なお、これら電極Ｔ２、Ｔ３の形成と同時
に、インバータの入力電極となる電極Ｔ１が半導体層ａ
ｓ１側のゲート電極ＧＴ１と接続されて形成される。
に、インバータの入力電極となる電極Ｔ１が半導体層ａ
ｓ１側のゲート電極ＧＴ１と接続されて形成される。
【００６１】そして、このように構成された透明基板Ｓ
ＵＢ１の表面には、保護膜ＰＳＶが形成されている。こ
の保護膜ＰＳＶは画素領域に形成される保護膜ＰＳＶと
同一の工程で形成される。
ＵＢ１の表面には、保護膜ＰＳＶが形成されている。こ
の保護膜ＰＳＶは画素領域に形成される保護膜ＰＳＶと
同一の工程で形成される。
【００６２】この保護膜ＰＳＶの表面にはインバータに
電源を供給するための電源配線層Ｖｄｄが画素領域にお
けるドレイン信号線ＤＬの形成と同一の工程で形成され
る。
電源を供給するための電源配線層Ｖｄｄが画素領域にお
けるドレイン信号線ＤＬの形成と同一の工程で形成され
る。
【００６３】この電源配線層Ｖｄｄは、予め保護膜に形
成されているコンタクトホールを通して薄膜トランジス
タｔｆｔ２、ｔｆｔ４のドレイン領域に接続されてい
る。
成されているコンタクトホールを通して薄膜トランジス
タｔｆｔ２、ｔｆｔ４のドレイン領域に接続されてい
る。
【００６４】また、前記電源配線層Ｖｄｄの形成と同時
にインバータのグランドとなるアース配線層ＧＮＤが形
成され、このアース配線層ＧＮＤは、予め保護膜ＰＳＶ
に形成されているコンタクトホールを通して薄膜トラン
ジスタｔｆｔ１、ｔｆｔ３のソース領域に接続されてい
る。
にインバータのグランドとなるアース配線層ＧＮＤが形
成され、このアース配線層ＧＮＤは、予め保護膜ＰＳＶ
に形成されているコンタクトホールを通して薄膜トラン
ジスタｔｆｔ１、ｔｆｔ３のソース領域に接続されてい
る。
【００６５】上述した駆動回路のインバータは、前記の
Ｃ−ＭＯＳのゲートへの入力部、前段のＣ−ＭＯＳの接
続部においてコンタクトホールの形成、および後段のＣ
−ＭＯＳの出力部においてコンタクトホールの形成を行
っていない構成となっている。このため、これら各部に
おけるスペースを大幅に低減させることができる。
Ｃ−ＭＯＳのゲートへの入力部、前段のＣ−ＭＯＳの接
続部においてコンタクトホールの形成、および後段のＣ
−ＭＯＳの出力部においてコンタクトホールの形成を行
っていない構成となっている。このため、これら各部に
おけるスペースを大幅に低減させることができる。
【００６６】図６（ａ）は二つの配線層１、２をそれら
の各端において直接に重ねて形成した導電層３によって
互いに電気的に接続させる場合の該接続部に要する占有
面積（図では６μｍ×４μｍ）と、それに隣接する他の
配線層４（あるいは電極）との関係を示したものであ
る。
の各端において直接に重ねて形成した導電層３によって
互いに電気的に接続させる場合の該接続部に要する占有
面積（図では６μｍ×４μｍ）と、それに隣接する他の
配線層４（あるいは電極）との関係を示したものであ
る。
【００６７】また、図６（ｂ）は二つの配線層２、３を
それらの各端においてコンタクトホールを通して互いに
電気的に接続させる場合の該接続部に要する占有面積
（図では１４μｍ×７μｍ）と、それに隣接する他の配
線層（あるいは電極）との関係を示したものである。
それらの各端においてコンタクトホールを通して互いに
電気的に接続させる場合の該接続部に要する占有面積
（図では１４μｍ×７μｍ）と、それに隣接する他の配
線層（あるいは電極）との関係を示したものである。
【００６８】これらの図から明らかなように、後者の接
続部の面積が９８μｍであるのに対して、前者の接続部
の面積を２４μｍとするこができ、そのスペースを約２
４％程度に低減させることができるようになり、隣接さ
せる配線層（あるいは電極）を近接させて配置させるこ
とができるようになる。
続部の面積が９８μｍであるのに対して、前者の接続部
の面積を２４μｍとするこができ、そのスペースを約２
４％程度に低減させることができるようになり、隣接さ
せる配線層（あるいは電極）を近接させて配置させるこ
とができるようになる。
【００６９】図４は、図３に対応する図で、従来の液晶
表示装置のインバータの平面図である。この図４と比較
して明らかとなるように、本実施例のインバータの構成
によれば、その占有面積が大幅に小さくできることが判
る。
表示装置のインバータの平面図である。この図４と比較
して明らかとなるように、本実施例のインバータの構成
によれば、その占有面積が大幅に小さくできることが判
る。
【００７０】実施例２．図７は、本発明による液晶表示
装置の他の実施例を示す要部構成図で、その（ａ）は平
面図を、（ｂ）は（ａ）のｂ−ｂ線における断面図を示
している。同図は、画素領域に形成される薄膜トランジ
スタＴＦＴの部分を示したものである。
装置の他の実施例を示す要部構成図で、その（ａ）は平
面図を、（ｂ）は（ａ）のｂ−ｂ線における断面図を示
している。同図は、画素領域に形成される薄膜トランジ
スタＴＦＴの部分を示したものである。
【００７１】実施例１の場合と異なる構成は、ドレイン
領域およびソース領域の半導体層ＡＳの表面にはゲート
信号線ＧＬと同一の材料（この実施例の場合Ａｌ）から
なる金属層１０が直接に重ねて形成され、保護膜ＰＳＶ
に形成されるコンタクトホールによって該金属層１０の
一部が露出していることにある。
領域およびソース領域の半導体層ＡＳの表面にはゲート
信号線ＧＬと同一の材料（この実施例の場合Ａｌ）から
なる金属層１０が直接に重ねて形成され、保護膜ＰＳＶ
に形成されるコンタクトホールによって該金属層１０の
一部が露出していることにある。
【００７２】このような構成とすることにより、保護膜
ＰＳＶにコンタクトホールを形成する場合にドライエッ
チング方法を適用することができ、これにより該コンタ
トホールの径を小さくでき、ひいては画素の集積化を図
ることができる。
ＰＳＶにコンタクトホールを形成する場合にドライエッ
チング方法を適用することができ、これにより該コンタ
トホールの径を小さくでき、ひいては画素の集積化を図
ることができる。
【００７３】すなわち、保護膜ＰＳＶにウェットエッチ
ングによってコンタクトホールを形成する場合、サイド
エッチによって現像寸法より約２〜３μｍ大きくなって
しまうことが知られている。
ングによってコンタクトホールを形成する場合、サイド
エッチによって現像寸法より約２〜３μｍ大きくなって
しまうことが知られている。
【００７４】このため、サイドエッチの程度が少ないド
ライエッチングが好ましいが、ドライエッチングで保護
膜ＰＳＶにコンタクトホールを形成した場合、半導体層
ＡＳの表面でエッチングが止まることなく該半導体層Ａ
Ｓを突き抜ける現象が生じる。半導体層ＡＳと保護膜Ｐ
ＳＶとのエッチングの選択比が小さいことに基づく。
ライエッチングが好ましいが、ドライエッチングで保護
膜ＰＳＶにコンタクトホールを形成した場合、半導体層
ＡＳの表面でエッチングが止まることなく該半導体層Ａ
Ｓを突き抜ける現象が生じる。半導体層ＡＳと保護膜Ｐ
ＳＶとのエッチングの選択比が小さいことに基づく。
【００７５】このため、上述したように該半導体層ＡＳ
の表面に金属層１０を形成しておくことにより、半導体
層ＡＳに損傷を与えることなくドライエッチング方法を
採用できるようになる。
の表面に金属層１０を形成しておくことにより、半導体
層ＡＳに損傷を与えることなくドライエッチング方法を
採用できるようになる。
【００７６】なお、このような構成は、ドレイン信号線
駆動回路１４およびゲート信号線駆動回路１５を構成す
るインバータの薄膜トランジスタｔｆｔも同様に適用で
きることはいうまでもない。
駆動回路１４およびゲート信号線駆動回路１５を構成す
るインバータの薄膜トランジスタｔｆｔも同様に適用で
きることはいうまでもない。
【００７７】図３に示す構成の場合、保護膜ＰＳＶのコ
ンタクトホールを通してＶｄｄ電源を供給するための配
線層およびグランドとなる配線層と接続される半導体層
ＡＳの表面に金属層を形成することになる。本発明は、
以上示した実施例に限定されるものではなく、薄膜トラ
ンジスタのゲート電極とゲート信号線とは直接重ね合わ
されて電気的に接続する必要はなく、電気的に接続する
のであれば、他の材料を介して接続することも可能であ
り、また、平面的にずれた状態で電気的に接続させるこ
とも可能である。更に、ゲート電極をゲート信号線とが
別材料である必要はなく、同一材料であってもよく、更
には、同一材料の組成が異なったものであってもよい。
この場合においても、ゲート電極とゲート信号線とは異
なった工程で形成されるため、ゲート電極とゲート信号
線とは異なった層に形成された箇所を少なくとも有する
こととなる。また、本発明は、いわゆる横電界方式（Ｉ
ＰＳ）液晶表示装置、有機ＥＬ等の液晶を使用しない表
示装置等、薄膜トランジスタを有するアクティブマトリ
クス型表示装置全般への適用が可能である。
ンタクトホールを通してＶｄｄ電源を供給するための配
線層およびグランドとなる配線層と接続される半導体層
ＡＳの表面に金属層を形成することになる。本発明は、
以上示した実施例に限定されるものではなく、薄膜トラ
ンジスタのゲート電極とゲート信号線とは直接重ね合わ
されて電気的に接続する必要はなく、電気的に接続する
のであれば、他の材料を介して接続することも可能であ
り、また、平面的にずれた状態で電気的に接続させるこ
とも可能である。更に、ゲート電極をゲート信号線とが
別材料である必要はなく、同一材料であってもよく、更
には、同一材料の組成が異なったものであってもよい。
この場合においても、ゲート電極とゲート信号線とは異
なった工程で形成されるため、ゲート電極とゲート信号
線とは異なった層に形成された箇所を少なくとも有する
こととなる。また、本発明は、いわゆる横電界方式（Ｉ
ＰＳ）液晶表示装置、有機ＥＬ等の液晶を使用しない表
示装置等、薄膜トランジスタを有するアクティブマトリ
クス型表示装置全般への適用が可能である。
【００７８】
【発明の効果】以上説明したことから明らかとなるよう
に、本発明によるアクティブマトリクス型表示装置によ
れば、ゲート信号線駆動回路あるいはドレイン信号線駆
動回路の集積度を向上させることができる。
に、本発明によるアクティブマトリクス型表示装置によ
れば、ゲート信号線駆動回路あるいはドレイン信号線駆
動回路の集積度を向上させることができる。
【図１】本発明による液晶表示装置の画素の一実施例を
示す平面図である。
示す平面図である。
【図２】本発明による液晶表示装置の一実施例を示す等
価回路図である。
価回路図である。
【図３】本発明による液晶表示装置の駆動回路を構成す
るインバータの平面図である。
るインバータの平面図である。
【図４】従来の液晶表示装置の駆動回路を構成するイン
バータの平面図である。
バータの平面図である。
【図５】本発明による液晶表示装置の駆動回路を構成す
るインバータの等価回路図である。
るインバータの等価回路図である。
【図６】本発明による効果を示す説明図である。
【図７】本発明による液晶表示装置の画素内の薄膜トラ
ンジスタの他の実施例を示す平面図である。
ンジスタの他の実施例を示す平面図である。
ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…
薄膜トランジスタ、ＧＴ…ゲート電極、ＡＳ…半導体
層、ＣＨ…コンタクトホール、１０…金属層。
薄膜トランジスタ、ＧＴ…ゲート電極、ＡＳ…半導体
層、ＣＨ…コンタクトホール、１０…金属層。
フロントページの続き Ｆターム(参考） 2H092 GA24 GA29 HA06 JA24 JA37 JA46 JB31 KA03 KB04 NA25 5C094 AA05 AA13 AA15 AA21 AA43 AA48 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA10 FA01 FB12 FB14 FB15 GB10 5F110 AA04 BB02 BB04 CC02 DD01 EE06 EE36 EE37 FF02 GG02 GG13 GG35 HK02 HL03 NN02 NN24 NN72 NN73 QQ11
Claims (10)
- 【請求項１】 ゲート信号線とドレイン信号線とが形成
された基板を有するアクティブマトリクス型表示装置で
あって、 前記基板上には、前記ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介して前記ドレイン信号線からの映像信号
が供給される画素電極が形成され、 前記薄膜トランジスタのゲート電極は、前記ゲート信号
線と異なる材料で形成されているとともに、その一部が
前記ゲート信号線に直接重ね合わされていることにより
電気的に接続されていることを特徴とするアクティブマ
トリクス型表示装置。 - 【請求項２】 ゲート信号線とドレイン信号線とが形成
された基板を有するアクティブマトリクス型表示装置で
あって、 前記基板上には、前記ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介して前記ドレイン信号線からの映像信号
が供給される画素電極が形成され、 前記薄膜トランジスタのゲート電極は、前記ゲート信号
線と異なる材料で形成されているとともに、その一部が
前記ゲート信号線に電気的に接続されていることを特徴
とするアクティブマトリクス型表示装置。 - 【請求項３】 ゲート信号線とドレイン信号線とが形成
された基板を有するアクティブマトリクス型表示装置で
あって、 前記基板上には、前記ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介して前記ドレイン信号線からの映像信号
が供給される画素電極が形成され、 前記薄膜トランジスタのゲート電極は、前記ゲート信号
線と異なる材料で形成されているとともに、その一部が
前記ゲート信号線に重ね合わされていることを特徴とす
るアクティブマトリクス型表示装置。 - 【請求項４】 ゲート信号線とドレイン信号線とが形成
された基板を有するアクティブマトリクス型表示装置で
あって、 前記基板上には、前記ゲート信号線からの走査信号の供
給によって駆動される薄膜トランジスタと、この薄膜ト
ランジスタを介して前記ドレイン信号線からの映像信号
が供給される画素電極が形成され、 前記薄膜トランジスタのゲート電極は、前記ゲート信号
線とは異なる層に形成されている部分を有すると共に、
前記ゲート信号線に電気的に接続されていることを特徴
とするアクティブマトリクス型表示装置。 - 【請求項５】 第１の薄膜トランジスタを備える画素領
域の集合からなる表示領域と、前記表示領域の外側に第
２の薄膜トランジスタを備える駆動回路形成領域とを有
するアクティブマトリクス型表示装置であって、 前記第１の薄膜トランジスタのゲート電極は、ゲート信
号線と異なる材料で形成されているとともに、その一部
が該ゲート信号線に電気的に接続され、 前記第２の薄膜トランジスタのゲート電極は、それに接
続される配線層又は電極と異なる材料で形成されている
とともに、その一部が前記配線層又は電極に電気的に接
続されており、 前記第１薄膜トランジスタおよび第２薄膜トランジスタ
のそれぞれのゲート電極は同一の材料で構成されている
とともに、 前記ゲート信号線および前記配線層又は電極はそれぞれ
同一の材料で構成されていることを特徴とするアクティ
ブマトリクス型表示装置。 - 【請求項６】 ゲート信号線はアルミニゥムで形成され
ていることを特徴とする請求項１乃至５のうちいずれか
に記載のアクティブマトリクス型表示装置。 - 【請求項７】 薄膜トランジスタの半導体層はポリシリ
コンで形成されていることを特徴とする請求項１乃至５
のうちいずれかに記載のアクティブマトリクス型表示装
置。 - 【請求項８】 薄膜トランジスタの半導体層のドレイン
領域およびソース領域に金属層が形成され、該薄膜トラ
ンジスタを被う保護膜に形成されるコンタクトホールは
前記金属層の一部を露出させるようにして形成されてい
ることを特徴とする請求項１乃至７のうちいずれかに記
載のアクティブマトリクス型表示装置。 - 【請求項９】 金属層は薄膜トランジスタのゲート電極
の形成と同時に形成されることを特徴とする請求項８に
記載のアクティブマトリクス型表示装置。 - 【請求項１０】 前記アクティブマトリクス型表示装置
とは、液晶表示装置であることを特徴とする請求項１乃
至９のうちいずれかに記載のアクティブマトリクス形表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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