JPH11354799A - 薄膜トランジスタ及び表示装置 - Google Patents
薄膜トランジスタ及び表示装置Info
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- JPH11354799A JPH11354799A JP10154835A JP15483598A JPH11354799A JP H11354799 A JPH11354799 A JP H11354799A JP 10154835 A JP10154835 A JP 10154835A JP 15483598 A JP15483598 A JP 15483598A JP H11354799 A JPH11354799 A JP H11354799A
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- 239000010409 thin film Substances 0.000 title claims description 8
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000010408 film Substances 0.000 claims description 42
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 26
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 24
- 239000010410 layer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
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- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
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Abstract
(57)【要約】
【課題】 水分あるいは不純物イオンによってＴＦＴの
平坦化膜の上部または下部に付着した不純物等による閾
値電圧の変化を抑制したＴＦＴ、及び消費電流を低減し
た表示装置を提供する。 【解決手段】 絶縁性基板５１０上に、ゲート電極５１
１、ゲート絶縁膜５１２、ｐ型チャネル５１６及びソー
ス５２１を備えた多結晶シリコン膜５１３、層間絶縁膜
５２２、ソース５２１に接続されたソース電極５２５並
びにそのソース電極５２５よりも高い電圧を印加された
ドレイン電極５２４、平坦化絶縁膜５２６を備えてお
り、ソース電極５２５がｐ型チャネル５１６と重畳して
設けられている。
平坦化膜の上部または下部に付着した不純物等による閾
値電圧の変化を抑制したＴＦＴ、及び消費電流を低減し
た表示装置を提供する。 【解決手段】 絶縁性基板５１０上に、ゲート電極５１
１、ゲート絶縁膜５１２、ｐ型チャネル５１６及びソー
ス５２１を備えた多結晶シリコン膜５１３、層間絶縁膜
５２２、ソース５２１に接続されたソース電極５２５並
びにそのソース電極５２５よりも高い電圧を印加された
ドレイン電極５２４、平坦化絶縁膜５２６を備えてお
り、ソース電極５２５がｐ型チャネル５１６と重畳して
設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、層間絶縁膜を備え
た薄膜トランジスタ（Thin Film Transistor、以下、
「ＴＦＴ」と称する。）及びそのＴＦＴをスイッチング
素子として用いた表示装置に関する。
た薄膜トランジスタ（Thin Film Transistor、以下、
「ＴＦＴ」と称する。）及びそのＴＦＴをスイッチング
素子として用いた表示装置に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置（Liquid Crystal Display、以下、「ＬＣＤ」と称
する。）や有機ＥＬ（Electro Luminescence）表示装置
の駆動ドライバ素子あるいは画素駆動素子として多結晶
シリコン膜を能動層として用いたＴＦＴの開発が進めら
れている。
装置（Liquid Crystal Display、以下、「ＬＣＤ」と称
する。）や有機ＥＬ（Electro Luminescence）表示装置
の駆動ドライバ素子あるいは画素駆動素子として多結晶
シリコン膜を能動層として用いたＴＦＴの開発が進めら
れている。
【０００３】以下に従来のＴＦＴについて説明する。
【０００４】図８に一般的なＬＣＤのブロック構成図を
示す。
示す。
【０００５】同図に示すようにＬＣＤは、表示画素を駆
動するＴＦＴを備えた表示部と、その表示部のＴＦＴを
駆動する走査側駆動回路１０と水平側駆動回路２０から
なっている。
動するＴＦＴを備えた表示部と、その表示部のＴＦＴを
駆動する走査側駆動回路１０と水平側駆動回路２０から
なっている。
【０００６】一方の走査側駆動回路１０は垂直側シフト
レジスタ１１とバッファ１２からなっており、他方の水
平側駆動回路２０は水平側シフトレジスタ２１、バッフ
ァ２２及びソースラインスイッチ２３からなっている。
レジスタ１１とバッファ１２からなっており、他方の水
平側駆動回路２０は水平側シフトレジスタ２１、バッフ
ァ２２及びソースラインスイッチ２３からなっている。
【０００７】図９に従来の水平側駆動回路を構成するバ
ッファのＴＦＴ平面図を示し、図１０に図９中のＢ−Ｂ
線に沿った断面図を示す。
ッファのＴＦＴ平面図を示し、図１０に図９中のＢ−Ｂ
線に沿った断面図を示す。
【０００８】図１０に従ってバッファのＴＦＴの構造に
ついて説明する。
ついて説明する。
【０００９】石英ガラス、無アルカリガラス等からなる
絶縁性基板５１０上に、クロム（Ｃｒ）、モリブデン
（Ｍｏ）などの高融点金属からなるゲート電極５１１、
ゲート絶縁膜５１２、及び多結晶シリコン膜からなる能
動層５１３を順に形成する。
絶縁性基板５１０上に、クロム（Ｃｒ）、モリブデン
（Ｍｏ）などの高融点金属からなるゲート電極５１１、
ゲート絶縁膜５１２、及び多結晶シリコン膜からなる能
動層５１３を順に形成する。
【００１０】その能動層５１３には、ゲート電極５１１
上のチャネル５１５，５１６と、チャネル５１５，５１
６の両側に、チャネル５１５，５１６上のストッパ５１
７をマスクにしてイオン注入されて形成されるソース５
１８，５２１及びドレイン５１９，５２０が設けられて
いる。このとき、図中右側のＴＦＴはソース５１８及び
ドレイン５１９にリン（Ｐ）等の不純物イオンが注入さ
れたｎ型チャネルＴＦＴであり、図中左側のＴＦＴはソ
ース５２１及びドレイン５２０にボロン（Ｂ）等の不純
物イオンが注入されたｐ型チャネルＴＦＴである。
上のチャネル５１５，５１６と、チャネル５１５，５１
６の両側に、チャネル５１５，５１６上のストッパ５１
７をマスクにしてイオン注入されて形成されるソース５
１８，５２１及びドレイン５１９，５２０が設けられて
いる。このとき、図中右側のＴＦＴはソース５１８及び
ドレイン５１９にリン（Ｐ）等の不純物イオンが注入さ
れたｎ型チャネルＴＦＴであり、図中左側のＴＦＴはソ
ース５２１及びドレイン５２０にボロン（Ｂ）等の不純
物イオンが注入されたｐ型チャネルＴＦＴである。
【００１１】そして、ゲート絶縁膜５１２、能動層５１
３及びストッパ５１７上の全面に、ＳｉＯ2膜、ＳｉＮ
膜及びＳｉＯ2膜を積層させた層間絶縁膜５２２を形成
し、ソース５１８，５２１及びドレイン５１９，５２０
に対応して設けたコンタクトホールにＡｌ等の金属を充
填してソース電極５２３，５２５及びドレイン電極５２
４を形成する。このとき、ドレイン５１９，５２０に接
続されたドレイン電極５２４はｎ型チャネルＴＦＴとｐ
型チャネルＴＦＴとで共通である。更に全面に例えば有
機樹脂から成り表面を平坦にする平坦化絶縁膜５２６を
形成する。こうしてｎ型チャネルＴＦＴ及びｐ型チャネ
ルＴＦＴからなるインバータ５００が形成される。他方
のインバータ４００も同様の構造である。こうしたイン
バータ４００，５００を含む水平側駆動回路、垂直側駆
動回路及び表示画素を備えた基板と、それらに対向して
設けた基板間に液晶を充填することによってＬＣＤを得
ることができる。
３及びストッパ５１７上の全面に、ＳｉＯ2膜、ＳｉＮ
膜及びＳｉＯ2膜を積層させた層間絶縁膜５２２を形成
し、ソース５１８，５２１及びドレイン５１９，５２０
に対応して設けたコンタクトホールにＡｌ等の金属を充
填してソース電極５２３，５２５及びドレイン電極５２
４を形成する。このとき、ドレイン５１９，５２０に接
続されたドレイン電極５２４はｎ型チャネルＴＦＴとｐ
型チャネルＴＦＴとで共通である。更に全面に例えば有
機樹脂から成り表面を平坦にする平坦化絶縁膜５２６を
形成する。こうしてｎ型チャネルＴＦＴ及びｐ型チャネ
ルＴＦＴからなるインバータ５００が形成される。他方
のインバータ４００も同様の構造である。こうしたイン
バータ４００，５００を含む水平側駆動回路、垂直側駆
動回路及び表示画素を備えた基板と、それらに対向して
設けた基板間に液晶を充填することによってＬＣＤを得
ることができる。
【００１２】
【発明が解決しようとする課題】ところが、従来のＴＦ
Ｔにおいては、その両基板を接着して硬化する際に発生
するシール接着剤からの不純物、あるいはＴＦＴ製造過
程における不純物イオン等がＴＦＴの平坦化絶縁膜上部
または下部に付着し電荷を帯びるため、ＴＦＴにバック
チャネルが形成されてしまいＴＦＴの閾値電圧が変化し
ていた。それによって消費電流も増大するという欠点が
あった。
Ｔにおいては、その両基板を接着して硬化する際に発生
するシール接着剤からの不純物、あるいはＴＦＴ製造過
程における不純物イオン等がＴＦＴの平坦化絶縁膜上部
または下部に付着し電荷を帯びるため、ＴＦＴにバック
チャネルが形成されてしまいＴＦＴの閾値電圧が変化し
ていた。それによって消費電流も増大するという欠点が
あった。
【００１３】そこで本発明は、上記の従来の欠点に鑑み
て為されたものであり、ＴＦＴ上の平坦化絶縁膜上部ま
たは下部への不純物等の付着を防止することによって、
閾値電圧の安定したＴＦＴ、及び消費電流の増大を抑制
した表示装置を提供することを目的とする。
て為されたものであり、ＴＦＴ上の平坦化絶縁膜上部ま
たは下部への不純物等の付着を防止することによって、
閾値電圧の安定したＴＦＴ、及び消費電流の増大を抑制
した表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のＴＦＴは、絶縁
性基板上に、ゲート電極、ゲート絶縁膜、ｎ型チャネル
及びソース並びにドレインを備えた半導体膜、層間絶縁
膜、前記半導体膜のソースに接続される第１の電極並び
に該第１電極に印加される電圧以上の電圧が印加され前
記ドレインに接続される第２の電極、及び平坦化絶縁膜
を備え、前記第１の電極は少なくとも前記ｎ型チャネル
と重畳して設けられているものである。
性基板上に、ゲート電極、ゲート絶縁膜、ｎ型チャネル
及びソース並びにドレインを備えた半導体膜、層間絶縁
膜、前記半導体膜のソースに接続される第１の電極並び
に該第１電極に印加される電圧以上の電圧が印加され前
記ドレインに接続される第２の電極、及び平坦化絶縁膜
を備え、前記第１の電極は少なくとも前記ｎ型チャネル
と重畳して設けられているものである。
【００１５】また、前記ゲート電極には主として相対的
に低電圧が印加されているものである。
に低電圧が印加されているものである。
【００１６】更に、絶縁性基板上に、ゲート電極、ゲー
ト絶縁膜、ｐ型チャネル及びソース並びにドレインを備
えた半導体膜、層間絶縁膜、前記半導体膜のドレインに
接続される第１の電極並びに該第１電極に印加される電
圧以上の電圧が印加され前記ソースに接続される第２の
電極、及び平坦化絶縁膜を備え、前記第２の電極は少な
くとも前記ｐ型チャネルと重畳して設けられているもの
である。
ト絶縁膜、ｐ型チャネル及びソース並びにドレインを備
えた半導体膜、層間絶縁膜、前記半導体膜のドレインに
接続される第１の電極並びに該第１電極に印加される電
圧以上の電圧が印加され前記ソースに接続される第２の
電極、及び平坦化絶縁膜を備え、前記第２の電極は少な
くとも前記ｐ型チャネルと重畳して設けられているもの
である。
【００１７】更にまた、前記ゲート電極には主として相
対的に高電圧が印加されているＴＦＴである。
対的に高電圧が印加されているＴＦＴである。
【００１８】また、本発明の表示装置は、上述のＴＦＴ
を備えたものである。
を備えたものである。
【００１９】
【発明の実施の形態】以下に本発明のＴＦＴについて説
明する。
明する。
【００２０】図１に本発明の水平側駆動回路を構成する
バッファ（インバータ４００，５００）のＴＦＴ平面図
を示し、図２に図１中のＡ−Ａ線に沿った断面図を示
す。
バッファ（インバータ４００，５００）のＴＦＴ平面図
を示し、図２に図１中のＡ−Ａ線に沿った断面図を示
す。
【００２１】図２に従ってＴＦＴの構造について説明す
る。
る。
【００２２】ＴＦＴの構造は、石英ガラス、無アルカリ
ガラス等からなる絶縁性基板５１０上の、Ｃｒ、Ｍｏな
どの高融点金属からなるゲート電極５１１の形成から、
層間絶縁膜５２２の形成までの構造は従来と同じである
ので説明は省略する。なお、符号も従来と同じ箇所には
同じ符号を付している。
ガラス等からなる絶縁性基板５１０上の、Ｃｒ、Ｍｏな
どの高融点金属からなるゲート電極５１１の形成から、
層間絶縁膜５２２の形成までの構造は従来と同じである
ので説明は省略する。なお、符号も従来と同じ箇所には
同じ符号を付している。
【００２３】ソース５１８，５２１及びドレイン５１
９，５２０に対応して設けた層間絶縁膜５２２のコンタ
クトホールにＡｌ等の金属を充填してソース電極５２
３，５２５及びドレイン電極５２４を形成する。ドレイ
ン５１９，５２０に接続されたドレイン電極５２４はｎ
型チャネルＴＦＴとｐ型チャネルＴＦＴとで共通であ
る。
９，５２０に対応して設けた層間絶縁膜５２２のコンタ
クトホールにＡｌ等の金属を充填してソース電極５２
３，５２５及びドレイン電極５２４を形成する。ドレイ
ン５１９，５２０に接続されたドレイン電極５２４はｎ
型チャネルＴＦＴとｐ型チャネルＴＦＴとで共通であ
る。
【００２４】このとき、図中左側のｐ型チャネルＴＦＴ
のソース電極５２５はチャネル５１６の上方であって層
間絶縁膜５２２上に延在して設けられている（図１中の
斜線領域）。即ちｐ型チャネルＴＦＴのチャネル５１６
上方に層間絶縁膜５２２を介してソース電極５２５が重
畳した構造である。インバータ４００についても同じ構
成であるが、インバータ４００はｎ型チャネルＴＦＴの
ソース電極４２３がチャネル４１６の上方に延在して設
けられている（図１中の斜線領域）。
のソース電極５２５はチャネル５１６の上方であって層
間絶縁膜５２２上に延在して設けられている（図１中の
斜線領域）。即ちｐ型チャネルＴＦＴのチャネル５１６
上方に層間絶縁膜５２２を介してソース電極５２５が重
畳した構造である。インバータ４００についても同じ構
成であるが、インバータ４００はｎ型チャネルＴＦＴの
ソース電極４２３がチャネル４１６の上方に延在して設
けられている（図１中の斜線領域）。
【００２５】更に全面に例えば有機樹脂から成り表面を
平坦にする平坦化絶縁膜５２６を形成する。こうしてｎ
型及びｐ型チャネルＴＦＴからなるインバータ４００，
５００が形成される。
平坦にする平坦化絶縁膜５２６を形成する。こうしてｎ
型及びｐ型チャネルＴＦＴからなるインバータ４００，
５００が形成される。
【００２６】このように、インバータ５００のｐ型チャ
ネル５１６上方にソース電極５２５を形成することによ
り、またはインバータ４００のｎ型チャネル４１６上方
にソース電極４２３を形成することにより、不純物等の
付着が防止され閾値電圧の変化がなく、それにより消費
電流の増大が防止できる。
ネル５１６上方にソース電極５２５を形成することによ
り、またはインバータ４００のｎ型チャネル４１６上方
にソース電極４２３を形成することにより、不純物等の
付着が防止され閾値電圧の変化がなく、それにより消費
電流の増大が防止できる。
【００２７】ここで、水平側駆動回路の各信号について
説明する。
説明する。
【００２８】図３に水平側駆動回路の一部等価回路図を
示し、図４に水平側駆動回路の各信号のタイミングチャ
ートを示す。なお、図３中、２１はシフトレジスタ、２
２はバッファ、２３はソースラインスイッチである。
示し、図４に水平側駆動回路の各信号のタイミングチャ
ートを示す。なお、図３中、２１はシフトレジスタ、２
２はバッファ、２３はソースラインスイッチである。
【００２９】まず、スタートパルスＳＴ及びクロックφ
（「ファイ」）、＊φ（「＊φ」は「ファイ」の「バ
ー」であり、クロックφを反転した信号を意味するもの
とする。）によって１番目のシフトレジスタが駆動し、
そのシフトレジスタの出力信号によって順次次段のシフ
トレジスタが駆動する。
（「ファイ」）、＊φ（「＊φ」は「ファイ」の「バ
ー」であり、クロックφを反転した信号を意味するもの
とする。）によって１番目のシフトレジスタが駆動し、
そのシフトレジスタの出力信号によって順次次段のシフ
トレジスタが駆動する。
【００３０】そしてｎ番目のシフトレジスタ、そのシフ
トレジスタに接続されたバッファ及びソースラインスイ
ッチにおいては、水平側シフトレジスタが、前段の（ｎ
−１）番目のシフトレジスタからのパルスＶｎ２を入力
信号とするクロックドインバータ１００と、その出力Ｖ
ｎ３を入力信号とする出力インバータ２００と、その出
力Ｖｎ４を入力信号とする戻りのクロックドインバータ
３００とからなっている。出力インバータの出力Ｖｎ４
は次段の（ｎ＋１）番目のシフトレジスタ及びｎ番目の
バッファ２２にも供給される。そのバッファ２２はバッ
ファ入力段インバータ４００及びソースラインスイッチ
出力側インバータ５００からなっている。インバータ４
００の出力信号Ｖｎ５がインバータ５００に入力され
る。更にソースラインスイッチ２３はバッファ２２から
の出力によってスイッチするスイッチ６００からなって
おりそれによって映像信号１０６を表示部のソースライ
ンに供給する。
トレジスタに接続されたバッファ及びソースラインスイ
ッチにおいては、水平側シフトレジスタが、前段の（ｎ
−１）番目のシフトレジスタからのパルスＶｎ２を入力
信号とするクロックドインバータ１００と、その出力Ｖ
ｎ３を入力信号とする出力インバータ２００と、その出
力Ｖｎ４を入力信号とする戻りのクロックドインバータ
３００とからなっている。出力インバータの出力Ｖｎ４
は次段の（ｎ＋１）番目のシフトレジスタ及びｎ番目の
バッファ２２にも供給される。そのバッファ２２はバッ
ファ入力段インバータ４００及びソースラインスイッチ
出力側インバータ５００からなっている。インバータ４
００の出力信号Ｖｎ５がインバータ５００に入力され
る。更にソースラインスイッチ２３はバッファ２２から
の出力によってスイッチするスイッチ６００からなって
おりそれによって映像信号１０６を表示部のソースライ
ンに供給する。
【００３１】ここで、上述のバッファ回路の信号に注目
してみる。
してみる。
【００３２】前述の図１に示すように、バッファ２２は
インバータ４００及び５００からなっており、電圧ＶDD
がそれぞれのインバータのｐ型チャネルＴＦＴ側のソー
ス電極４２５，５２５に供給され、電圧ＶSSがそれぞれ
のｎ型チャネルＴＦＴ側ソース電極４２３，５２３に供
給されている。例えば電圧ＶDDは１５Ｖ、電圧ＶSSは０
Ｖである。
インバータ４００及び５００からなっており、電圧ＶDD
がそれぞれのインバータのｐ型チャネルＴＦＴ側のソー
ス電極４２５，５２５に供給され、電圧ＶSSがそれぞれ
のｎ型チャネルＴＦＴ側ソース電極４２３，５２３に供
給されている。例えば電圧ＶDDは１５Ｖ、電圧ＶSSは０
Ｖである。
【００３３】シフトレジスタＳＲからの信号Ｖｎ４がｎ
型チャネルＴＦＴ及びｐ型チャネルＴＦＴからなるイン
バータ４００のゲート電極４１１に入力される。その入
力される信号がロウレベル、即ち低電圧Ｌの場合にはｐ
型チャネルＴＦＴがオンし電圧ＶDDがドレイン電極４２
４からインバータ５００のゲート電極５１１に入力さ
れ、入力される信号がハイレベル、即ち高電圧Ｈの場合
にはｎ型チャネルＴＦＴがオンし電圧ＶSSがドレイン電
極４２４からインバータ５００のゲート電極５１１に出
力される。
型チャネルＴＦＴ及びｐ型チャネルＴＦＴからなるイン
バータ４００のゲート電極４１１に入力される。その入
力される信号がロウレベル、即ち低電圧Ｌの場合にはｐ
型チャネルＴＦＴがオンし電圧ＶDDがドレイン電極４２
４からインバータ５００のゲート電極５１１に入力さ
れ、入力される信号がハイレベル、即ち高電圧Ｈの場合
にはｎ型チャネルＴＦＴがオンし電圧ＶSSがドレイン電
極４２４からインバータ５００のゲート電極５１１に出
力される。
【００３４】ｎ型チャネルＴＦＴ及びｐ型チャネルＴＦ
Ｔからなるインバータ５００については、インバータ４
００からの入力信号Ｖｎ５が電圧ＶSSの場合、インバー
タ５００のｐ型チャネルＴＦＴがオンし電圧ＶDDがソー
スラインスイッチ２３に出力され、入力信号Ｖｎ５が電
圧ＶDDの場合、インバータ５００のｎ型チャネルＴＦＴ
がオンし電圧ＶSSがソースラインスイッチ２３に出力さ
れる。
Ｔからなるインバータ５００については、インバータ４
００からの入力信号Ｖｎ５が電圧ＶSSの場合、インバー
タ５００のｐ型チャネルＴＦＴがオンし電圧ＶDDがソー
スラインスイッチ２３に出力され、入力信号Ｖｎ５が電
圧ＶDDの場合、インバータ５００のｎ型チャネルＴＦＴ
がオンし電圧ＶSSがソースラインスイッチ２３に出力さ
れる。
【００３５】ところで、前述の例えばバッファを構成す
る一方のインバータ４００に入力される信号、即ち図４
に示すシフトレジスタの出力信号Ｖｎ４に注目してみる
と、インバータ４００の駆動期間（例えば約６４μｓｅ
ｃ）中のほとんどがロウレベル即ち低電圧Ｌ状態であ
り、ほんの一部（例えば約１μｓｅｃ）のみがハイレベ
ル即ち高電圧Ｈである。また、他方のインバータ５００
に入力される信号Ｖｎ５に注目してみると、インバータ
５００の駆動期間中の一部（例えば約１μｓｅｃ）のみ
が低電圧Ｌであり、ほとんどが高電圧Ｈ状態である。
る一方のインバータ４００に入力される信号、即ち図４
に示すシフトレジスタの出力信号Ｖｎ４に注目してみる
と、インバータ４００の駆動期間（例えば約６４μｓｅ
ｃ）中のほとんどがロウレベル即ち低電圧Ｌ状態であ
り、ほんの一部（例えば約１μｓｅｃ）のみがハイレベ
ル即ち高電圧Ｈである。また、他方のインバータ５００
に入力される信号Ｖｎ５に注目してみると、インバータ
５００の駆動期間中の一部（例えば約１μｓｅｃ）のみ
が低電圧Ｌであり、ほとんどが高電圧Ｈ状態である。
【００３６】このように、インバータ４００にはあるわ
ずかな期間のみ高電圧Ｈが印加される以外はほとんど低
電圧Ｌが印加されている信号、即ち主として低電圧Ｌの
信号が印加されている。このような条件下では、インバ
ータのｎ型チャネルＴＦＴの特性において後述のような
特性変動が特に著しい。
ずかな期間のみ高電圧Ｈが印加される以外はほとんど低
電圧Ｌが印加されている信号、即ち主として低電圧Ｌの
信号が印加されている。このような条件下では、インバ
ータのｎ型チャネルＴＦＴの特性において後述のような
特性変動が特に著しい。
【００３７】同様に、インバータ５００においてはｐ型
チャネルＴＦＴにあるわずかな期間のみ低電圧Ｌが印加
される以外はほとんど高電圧Ｈが印加されている信号、
即ち主として高電圧Ｈの信号が印加されているため、ｎ
型チャネルＴＦＴ同様、インバータのｐ型チャネルＴＦ
Ｔの特性変動が著しい。
チャネルＴＦＴにあるわずかな期間のみ低電圧Ｌが印加
される以外はほとんど高電圧Ｈが印加されている信号、
即ち主として高電圧Ｈの信号が印加されているため、ｎ
型チャネルＴＦＴ同様、インバータのｐ型チャネルＴＦ
Ｔの特性変動が著しい。
【００３８】図５にｎ型及びｐ型チャネルＴＦＴのＶｇ
−Ｉｄ特性を示す。図中、点線は初期特性を示し、実線
は通電により特性が変化した状態を示している。
−Ｉｄ特性を示す。図中、点線は初期特性を示し、実線
は通電により特性が変化した状態を示している。
【００３９】同図に示すように、初期においてはゲート
電圧Ｖｇが０Ｖのときにｎ型及びｐ型チャネルＴＦＴと
もにリーク電流は流れないが、通電した場合、前述のよ
うに平坦化絶縁膜上部または下部に不純物等が付着し電
荷を帯びることにより、ｐ型チャネルＴＦＴの特性は左
にシフトし、ｎ型チャネルＴＦＴの特性は右にシフト
し、いずれもＶｇ＝０Ｖの際にリーク電流が流れてしま
う。特に、主として高電圧Ｈが印加される場合にはｐ型
チャネルＴＦＴ、また主として低電圧Ｌの信号が印加さ
れる場合にはｎ型チャネルＴＦＴの閾値電圧の変動が著
しく、その変動のため、駆動回路の消費電流が増大する
ことになる。これは、従来のＴＦＴにおいて両基板を接
着して硬化する際に発生するシール接着剤からの不純
物、あるいはＴＦＴ製造過程における不純物イオン等が
ＴＦＴの平坦化絶縁膜上部または下部に付着し電荷を帯
びるため、ＴＦＴにバックチャネルが形成されてしまう
ことに起因している。また、通電時においてソースとド
レインとの間のバイアスに勾配があると不純物イオンが
動きやすくなり上述のように変動が著しく起こる。
電圧Ｖｇが０Ｖのときにｎ型及びｐ型チャネルＴＦＴと
もにリーク電流は流れないが、通電した場合、前述のよ
うに平坦化絶縁膜上部または下部に不純物等が付着し電
荷を帯びることにより、ｐ型チャネルＴＦＴの特性は左
にシフトし、ｎ型チャネルＴＦＴの特性は右にシフト
し、いずれもＶｇ＝０Ｖの際にリーク電流が流れてしま
う。特に、主として高電圧Ｈが印加される場合にはｐ型
チャネルＴＦＴ、また主として低電圧Ｌの信号が印加さ
れる場合にはｎ型チャネルＴＦＴの閾値電圧の変動が著
しく、その変動のため、駆動回路の消費電流が増大する
ことになる。これは、従来のＴＦＴにおいて両基板を接
着して硬化する際に発生するシール接着剤からの不純
物、あるいはＴＦＴ製造過程における不純物イオン等が
ＴＦＴの平坦化絶縁膜上部または下部に付着し電荷を帯
びるため、ＴＦＴにバックチャネルが形成されてしまう
ことに起因している。また、通電時においてソースとド
レインとの間のバイアスに勾配があると不純物イオンが
動きやすくなり上述のように変動が著しく起こる。
【００４０】しかしながら本実施の形態のように、チャ
ネルの上方を電極で覆うことにより、ＬＣＤの両基板を
接着して硬化する際に発生するシール接着剤からの不純
物、あるいはＴＦＴ製造過程における不純物イオン等が
ＴＦＴの平坦化膜表面に付着することを抑制することが
できる。
ネルの上方を電極で覆うことにより、ＬＣＤの両基板を
接着して硬化する際に発生するシール接着剤からの不純
物、あるいはＴＦＴ製造過程における不純物イオン等が
ＴＦＴの平坦化膜表面に付着することを抑制することが
できる。
【００４１】ここで、チャネルと重畳させる電極の電圧
について説明する。
について説明する。
【００４２】このチャネルと重畳させて覆う電極をフロ
ーティング状態としたのでは電圧が定まらないのでＴＦ
Ｔの特性が変動してしまう。そこで固定した電圧に設定
すればよいが、そうするとこの電極に電圧印加するため
の新たな配線を敷設しなければならない。しかしそうす
ると配線敷設面積が必要となるため、駆動回路面積が大
きくなってしまう。
ーティング状態としたのでは電圧が定まらないのでＴＦ
Ｔの特性が変動してしまう。そこで固定した電圧に設定
すればよいが、そうするとこの電極に電圧印加するため
の新たな配線を敷設しなければならない。しかしそうす
ると配線敷設面積が必要となるため、駆動回路面積が大
きくなってしまう。
【００４３】そこで、ＴＦＴのソース電極で覆う、即ち
ソース電極に印加された電圧を供給するのである。例え
ばｎ型チャネルＴＦＴの場合ではソース電圧（例えば電
圧ＶSS）よりも高い電圧をこの電極に印加するとＴＦＴ
のバックチャネルが発生してしまうのでリーク電流の増
大を引き起こす。また、ｐ型チャネルＴＦＴの場合では
ソース電圧（例えば電圧ＶDD）よりも低い電圧を印加す
るとｎ型チャネルＴＦＴと同様リーク電流が増加するこ
とになってしまう。そのため、それぞれの型のＴＦＴに
おいてチャネルと重畳させてソース電極を設けることに
より、ＴＦＴのバックチャネルが発生することが無いの
でリーク電流の増大はなくなる。従って、通電による不
純物付着に起因する特性変動が小さくなりＴＦＴの消費
電力の低減が図れる。 ＜第２の実施の形態＞本発明を水平駆動回路のシフトレ
ジスタに採用した場合について説明する。
ソース電極に印加された電圧を供給するのである。例え
ばｎ型チャネルＴＦＴの場合ではソース電圧（例えば電
圧ＶSS）よりも高い電圧をこの電極に印加するとＴＦＴ
のバックチャネルが発生してしまうのでリーク電流の増
大を引き起こす。また、ｐ型チャネルＴＦＴの場合では
ソース電圧（例えば電圧ＶDD）よりも低い電圧を印加す
るとｎ型チャネルＴＦＴと同様リーク電流が増加するこ
とになってしまう。そのため、それぞれの型のＴＦＴに
おいてチャネルと重畳させてソース電極を設けることに
より、ＴＦＴのバックチャネルが発生することが無いの
でリーク電流の増大はなくなる。従って、通電による不
純物付着に起因する特性変動が小さくなりＴＦＴの消費
電力の低減が図れる。 ＜第２の実施の形態＞本発明を水平駆動回路のシフトレ
ジスタに採用した場合について説明する。
【００４４】図６に図３に示したｎ番目のシフトレジス
タの一部回路図を示す。図７に図６中のＢ−Ｂ線に沿っ
た断面図を示す。なお、各信号のタイミングチャートは
図４に示している。
タの一部回路図を示す。図７に図６中のＢ−Ｂ線に沿っ
た断面図を示す。なお、各信号のタイミングチャートは
図４に示している。
【００４５】同図に示すように、シフトレジスタ２１
は、クロックドインバータ１００，３００、インバータ
２００よりなり、それらはいずれもｎ型及びｐ型チャネ
ルＴＦＴからなっている。クロックドインバータ１０
０，３００にはクロックφ、＊φが入力されている。ま
た、電圧ＶDDがクロックドインバータ１００，３００及
びインバータ２００のｐ型チャネルＴＦＴのソース電極
１２５，３２５，２２５に供給され、電圧ＶSSがそれぞ
れのｎ型チャネルＴＦＴのソース電極１２３，３２３，
２２３に供給されている。例えば電圧ＶDDは１５Ｖ、電
圧ＶSSは０Ｖである。
は、クロックドインバータ１００，３００、インバータ
２００よりなり、それらはいずれもｎ型及びｐ型チャネ
ルＴＦＴからなっている。クロックドインバータ１０
０，３００にはクロックφ、＊φが入力されている。ま
た、電圧ＶDDがクロックドインバータ１００，３００及
びインバータ２００のｐ型チャネルＴＦＴのソース電極
１２５，３２５，２２５に供給され、電圧ＶSSがそれぞ
れのｎ型チャネルＴＦＴのソース電極１２３，３２３，
２２３に供給されている。例えば電圧ＶDDは１５Ｖ、電
圧ＶSSは０Ｖである。
【００４６】前段のシフトレジスタからの信号Ｖｎ２が
クロックドインバータ１００のゲート電極１１１に入力
される。信号Ｖｎ２が高電圧Ｈになったときに電圧ＶSS
が選択されてインバータ２００のゲート電極２１１に信
号Ｖｎ３として出力される。その信号Ｖｎ３によってイ
ンバータ２００では電圧ＶDDが選択されて次段のシフト
レジスタ、バッファ及びクロックドインバータ３００の
ゲート電極３１１へ出力される。
クロックドインバータ１００のゲート電極１１１に入力
される。信号Ｖｎ２が高電圧Ｈになったときに電圧ＶSS
が選択されてインバータ２００のゲート電極２１１に信
号Ｖｎ３として出力される。その信号Ｖｎ３によってイ
ンバータ２００では電圧ＶDDが選択されて次段のシフト
レジスタ、バッファ及びクロックドインバータ３００の
ゲート電極３１１へ出力される。
【００４７】本実施の形態においては、図７に示すよう
に、主として相対的に低電圧Ｌである信号Ｖｎ２が入力
されているゲート電極１１１を有するｎ型チャネルＴＦ
Ｔと、同じく主として相対的に低電圧Ｌである信号Ｖｎ
４が入力されているゲート電極３１１を有するｎ型チャ
ネルＴＦＴのチャネル上方に電圧ＶSSが印加されている
ソース電極１２３，３２３を設ける。
に、主として相対的に低電圧Ｌである信号Ｖｎ２が入力
されているゲート電極１１１を有するｎ型チャネルＴＦ
Ｔと、同じく主として相対的に低電圧Ｌである信号Ｖｎ
４が入力されているゲート電極３１１を有するｎ型チャ
ネルＴＦＴのチャネル上方に電圧ＶSSが印加されている
ソース電極１２３，３２３を設ける。
【００４８】また、主として相対的に高電圧Ｈである信
号Ｖｎ３が入力されているゲート電極２１１を有するｐ
型チャネルＴＦＴのチャネル上方には電圧ＶDDが印加さ
れているソース電極２２５を設ける。
号Ｖｎ３が入力されているゲート電極２１１を有するｐ
型チャネルＴＦＴのチャネル上方には電圧ＶDDが印加さ
れているソース電極２２５を設ける。
【００４９】そうすることにより、第１の実施の形態と
同様に、ｎ型及びｐ型チャネルＴＦＴを備えたインバー
タ及びクロックドインバータの通電による特性の変化が
抑制できることになる。
同様に、ｎ型及びｐ型チャネルＴＦＴを備えたインバー
タ及びクロックドインバータの通電による特性の変化が
抑制できることになる。
【００５０】従って、ＴＦＴの閾値電圧の変化がなくな
り、パルス信号のタイミング変動を起こすことなく表示
領域への各信号を安定して供給できるので、良好な表示
を得ることができるとともに、閾値電圧の変化が抑制で
きるので消費電流が増大することを防止できる。
り、パルス信号のタイミング変動を起こすことなく表示
領域への各信号を安定して供給できるので、良好な表示
を得ることができるとともに、閾値電圧の変化が抑制で
きるので消費電流が増大することを防止できる。
【００５１】また、本発明においては、チャネル上方に
設けるソース電極は、チャネル上方のチャネルに対応し
た領域全部を覆うことが好ましいが、一部を覆った場合
にも本発明の効果を奏することができる。 なお、第１
の実施の形態においては、インバータに入力される主た
る電圧に応じてチャネル上方にソース電極を延在させた
ＴＦＴについて説明したが、主たる電圧でない、即ちＴ
ＦＴ特性が変動しやすい条件である電圧がわずかな期間
しか入らない回路においても、わずかながら閾値変動を
起こすこともあるので、本発明は、駆動回路を構成する
すべてのＴＦＴにおいて、ソース電極を延在させること
によっても閾値変動をさらに抑制することができるとい
う効果を奏するものである。
設けるソース電極は、チャネル上方のチャネルに対応し
た領域全部を覆うことが好ましいが、一部を覆った場合
にも本発明の効果を奏することができる。 なお、第１
の実施の形態においては、インバータに入力される主た
る電圧に応じてチャネル上方にソース電極を延在させた
ＴＦＴについて説明したが、主たる電圧でない、即ちＴ
ＦＴ特性が変動しやすい条件である電圧がわずかな期間
しか入らない回路においても、わずかながら閾値変動を
起こすこともあるので、本発明は、駆動回路を構成する
すべてのＴＦＴにおいて、ソース電極を延在させること
によっても閾値変動をさらに抑制することができるとい
う効果を奏するものである。
【００５２】また、上述の各実施の形態においては、ゲ
ート電極が能動層よりも下、即ち基板側に備えられたい
わゆるボトムゲート型ＴＦＴの場合について説明した
が、本発明はそれに限定されるものではなく、ゲート電
極が能動層の上側にあるいわゆるトップゲート型ＴＦＴ
の場合にも適用は可能であり、ボトムゲート型ＴＦＴの
場合と同様の効果が得られるものである。
ート電極が能動層よりも下、即ち基板側に備えられたい
わゆるボトムゲート型ＴＦＴの場合について説明した
が、本発明はそれに限定されるものではなく、ゲート電
極が能動層の上側にあるいわゆるトップゲート型ＴＦＴ
の場合にも適用は可能であり、ボトムゲート型ＴＦＴの
場合と同様の効果が得られるものである。
【００５３】更に、上述の各実施の形態においては、本
発明をＬＣＤに採用した場合について説明したが、本発
明はそれに限定されるものではなく、有機ＥＬ表示装置
等にも採用が可能であり、それによってＬＣＤに採用し
た場合と同様の効果を奏するものである。
発明をＬＣＤに採用した場合について説明したが、本発
明はそれに限定されるものではなく、有機ＥＬ表示装置
等にも採用が可能であり、それによってＬＣＤに採用し
た場合と同様の効果を奏するものである。
【００５４】
【発明の効果】本発明によれば、ＴＦＴ上の平坦化絶縁
膜上部または下部への不純物等の付着を防止することに
よって、閾値電圧の安定したＴＦＴ、及び消費電流の増
大を抑制し良好な表示が得られる表示装置を得ることが
できる。
膜上部または下部への不純物等の付着を防止することに
よって、閾値電圧の安定したＴＦＴ、及び消費電流の増
大を抑制し良好な表示が得られる表示装置を得ることが
できる。
【図１】本発明の第１実施の形態を示すバッファ回路の
ＴＦＴ平面図である。
ＴＦＴ平面図である。
【図２】本発明の第１実施の形態を示すバッファ回路の
ＴＦＴの断面図である。
ＴＦＴの断面図である。
【図３】本発明の水平側駆動回路の一部等価回路図であ
る。
る。
【図４】本発明の各信号のタイミングチャート図であ
る。
る。
【図５】本発明のｎ型及びｐ型チャネルＴＦＴのＶｇ−
Ｉｄ特性図である。
Ｉｄ特性図である。
【図６】本発明の第２実施の形態を示すシフトレジスタ
のＴＦＴの平面図である。
のＴＦＴの平面図である。
【図７】本発明の第２実施の形態を示すシフトレジスタ
のＴＦＴの断面図である。
のＴＦＴの断面図である。
【図８】一般的なＬＣＤのブロック図である。
【図９】従来のバッファ回路の平面図である。
【図１０】従来のバッファ回路の断面図である。
５１０ 絶縁性基板 ５１１ ゲート電極 ５１３，５２１ 能動層 ５１８，５２１ ソース ５１９，５２０ ドレイン ５１５ ｎ型チャネル ５１６ ｐ型チャネル ５１７ ストッパ ５２２ 層間絶縁膜 ５２６ 平坦化絶縁膜
フロントページの続き (72)発明者 山田 努 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (5)
- 【請求項１】 絶縁性基板上に、ゲート電極、ゲート絶
縁膜、ｎ型チャネル及びソース並びにドレインを備えた
半導体膜、層間絶縁膜、前記半導体膜のソースに接続さ
れる第１の電極並びに該第１電極に印加される電圧以上
の電圧が印加され前記ドレインに接続される第２の電
極、及び平坦化絶縁膜を備え、前記第１の電極は少なく
とも前記ｎ型チャネルと重畳して設けられていることを
特徴とする薄膜トランジスタ。 - 【請求項２】 前記ゲート電極には主として相対的に低
電圧が印加されていることを特徴とする請求項１に記載
の薄膜トランジスタ。 - 【請求項３】 絶縁性基板上に、ゲート電極、ゲート絶
縁膜、ｐ型チャネル及びソース並びにドレインを備えた
半導体膜、層間絶縁膜、前記半導体膜のドレインに接続
される第２の電極並びに該第２電極に印加される電圧以
上の電圧が印加され前記ソースに接続される第１の電
極、及び平坦化絶縁膜を備え、前記第１の電極は少なく
とも前記ｐ型チャネルと重畳して設けられていることを
特徴とする薄膜トランジスタ。 - 【請求項４】 前記ゲート電極には主として相対的に高
電圧が印加されていることを特徴とする請求項３に記載
の薄膜トランジスタ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
薄膜トランジスタを備えたことを特徴とする表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15483598A JP3433101B2 (ja) | 1998-06-03 | 1998-06-03 | 表示装置 |
| TW088102516A TW428320B (en) | 1998-06-03 | 1999-02-22 | Thin film transistor and display device |
| US09/324,138 US6628363B1 (en) | 1998-06-03 | 1999-06-02 | Thin film transistor having a covered channel and display unit using the same |
| KR1019990020108A KR100610704B1 (ko) | 1998-06-03 | 1999-06-02 | 박막 트랜지스터 및 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15483598A JP3433101B2 (ja) | 1998-06-03 | 1998-06-03 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354799A true JPH11354799A (ja) | 1999-12-24 |
| JP3433101B2 JP3433101B2 (ja) | 2003-08-04 |
Family
ID=15592931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15483598A Expired - Lifetime JP3433101B2 (ja) | 1998-06-03 | 1998-06-03 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6628363B1 (ja) |
| JP (1) | JP3433101B2 (ja) |
| KR (1) | KR100610704B1 (ja) |
| TW (1) | TW428320B (ja) |
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| JP3377853B2 (ja) | 1994-03-23 | 2003-02-17 | ティーディーケイ株式会社 | 薄膜トランジスタの作製方法 |
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| CN111081639A (zh) * | 2019-12-05 | 2020-04-28 | 深圳市华星光电半导体显示技术有限公司 | Cmos薄膜晶体管及其制备方法、显示面板 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6628363B1 (en) | 2003-09-30 |
| TW428320B (en) | 2001-04-01 |
| KR20000005816A (ko) | 2000-01-25 |
| JP3433101B2 (ja) | 2003-08-04 |
| KR100610704B1 (ko) | 2006-08-09 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080523 Year of fee payment: 5 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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