KR20000005816A - 박막트랜지스터및표시장치 - Google Patents

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Abstract

수분 혹은 불순물 이온에 의해 TFT의 평탄화막의 상부 또는 하부에 부착된 불순물 등에 의한 임계치 전압의 변화를 억제한 TFT, 및 소비 전류를 저감시킨 표시 장치를 제공하는 것을 목적으로 한다.
절연성 기판(510) 상에, 게이트 전극(511), 게이트 절연막(512), p형 채널(516) 및 소스(521)를 구비한 다결정 실리콘막(513), 층간 절연막(522), 소스(521)에 접속된 소스 전극(525) 및 그 소스 전극(525)보다도 높은 전압이 인가된 드레인 전극(524), 평탄화 절연막(526)을 구비하고 있고, 소스 전극(525)이 p형 채널(516)과 중첩하여 설치되어 있다.

Description

박막 트랜지스터 및 표시 장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS}
본 발명은 층간 절연막을 구비한 박막 트랜지스터(Thin Film Transistor, 이하, 「TFT」라고 함) 및 그 TFT를 스위칭 소자로서 이용한 표시 장치에 관한 것이다.
최근, 액티브 매트릭스형 액정 표시 장치(Liquid Crystal Display, 이하 「LCD」라고 함)나 유기 EL(Electro Luminescence) 표시 장치의 구동 드라이버 소자 혹은 화소 구동 소자로서 다결정 실리콘막을 능동층으로서 이용한 TFT의 개발이 진행되고 있다.
이하에 종래의 TFT에 대해 설명한다.
도 8에 일반적인 LCD의 블럭 구성도를 나타낸다.
상기 도면에 도시한 바와 같이 LCD는, 표시 화소를 구동하는 TFT를 구비한 표시부와, 그 표시부의 TFT를 구동하는 주사측 구동 회로(10)와, 수평측 구동회로(20)로 이루어져 있다.
한쪽의 주사측 구동 회로(10)는 수직측 시프트 레지스터(11)와 버퍼(12)로 이루어져 있고, 다른쪽의 수평측 구동 회로(20)는 수평측 시프트 레지스터(21), 버퍼(22) 및 소스 라인 스위치(23)로 이루어져 있다.
도 9에 종래의 수평측 구동 회로를 구성하는 버퍼의 TFT 평면도를 나타내고, 도 10에 도 9 중의 B-B선에 따른 단면도를 나타낸다.
도 10에 따라서 버퍼의 TFT의 구조에 대해 설명한다.
석영 유리, 무알칼리 유리 등으로 이루어지는 절연성 기판(510) 상에, 크롬(Cr), 몰리브덴(Mo) 등의 고융점 금속으로 이루어지는 게이트 전극(511), 게이트 절연막(512), 및 다결정 실리콘막으로 이루어지는 능동층(513)을 순서대로 형성한다.
그 능동층(513)에는, 게이트 전극(511) 상의 채널(515, 516)과, 채널(515, 516)의 양측에, 채널(515, 516) 상의 스토퍼(517)를 마스크로 하여 이온 주입되어 형성되는 소스(518, 521) 및 드레인(519, 520)이 설치되어 있다. 이 때, 도면 중 우측의 TFT는 소스(518) 및 드레인(519)에 인(P) 등의 불순물 이온이 주입된 n형 채널 TFT이고, 도면 중 좌측의 TFT는 소스(521) 및 드레인(520)에 붕소(B) 등의 불순물 이온이 주입된 p형 채널 TFT이다.
그리고, 게이트 절연막(512), 능동층(513) 및 스토퍼(517) 상의 전면에, SiO2막, SiN막 및 SiO2막을 적층시킨 층간 절연막(522)을 형성하고, 소스(518, 521)및 드레인(519, 520)에 대응하여 설치한 컨택트홀에 Al 등의 금속을 충전하여 소스 전극(523, 525) 및 드레인 전극(524)을 형성한다. 이 때, 드레인(519, 520)에 접속된 드레인 전극(524)은 n형 채널 TFT와 p형 채널 TFT에서 공통이다. 또한 전면에 예를 들면 유기 수지로 이루어지며 표면을 평탄하게 하는 평탄화 절연막(526)을 형성한다. 이렇게 해서 n형 채널 TFT 및 p형 채널 TFT로 이루어지는 인버터(500)가 형성된다. 다른쪽의 인버터(400)도 마찬가지의 구조이다.
이러한 인버터(400, 500)를 포함하는 수평측 구동 회로, 수직측 구동 회로 및 표시 화소를 구비한 기판과, 이들에 대향하여 설치한 기판 사이에 액정을 충전함으로써 LCD를 얻을 수 있다.
그런데, 종래의 TFT에 있어서는, 그 양 기판을 접착하여 경화할 때에 발생하는 시일 접착제로부터의 불순물, 혹은 TFT 제조 과정에 있어서의 불순물 이온 등이 TFT의 평탄화 절연막 상부 또는 하부에 부착되어 전하를 띠기 때문에, TFT에 백 채널이 형성되어 버려 TFT의 임계치 전압이 변화하고 있었다. 그것에 의해 소비 전류도 증대한다고 하는 결점이 있었다.
그래서 본 발명은 상기한 종래의 결점을 감안하여 이루어진 것으로, TFT 상의 평탄화 절연막 상부 또는 하부에의 불순물 등의 부착을 방지함으로써, 임계치 전압이 안정된 TFT, 및 소비 전류의 증대를 억제한 표시 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예를 나타낸 버퍼 회로의 TFT 평면도.
도 2는 본 발명의 제1 실시예를 나타낸 버퍼 회로의 TFT의 단면도.
도 3은 본 발명의 수평측 구동 회로의 일부 등가 회로도.
도 4는 본 발명의 각 신호의 타이밍도.
도 5는 본 발명의 n형 및 p형 채널 TFT의 Vg-Id 특성도.
도 6은 본 발명의 제2 실시예를 나타낸 시프트 레지스터의 TFT의 평면도.
도 7은 본 발명의 제2 실시예를 나타낸 시프트 레지스터의 TFT의 단면도.
도 8은 일반적인 LCD의 블럭도.
도 9는 종래의 버퍼 회로의 평면도.
도 10은 종래의 버퍼 회로의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
510 : 절연성 기판
511 : 게이트 전극
513, 521 : 능동층
518, 521 : 소스
519, 520 : 드레인
515 : n형 채널
516 : p형 채널
517 : 스토퍼
522 : 층간 절연막
526 : 평탄화 절연막
본 발명의 TFT는 절연성 기판 상에, 게이트 전극, 게이트 절연막, n형 채널, 소스 및 드레인을 구비한 반도체막, 층간 절연막, 상기 반도체막의 소스에 접속되는 제1 전극 및 상기 제1 전극에 인가되는 전압 이상의 전압이 인가되어 상기 드레인에 접속되는 제2 전극, 및 평탄화 절연막을 구비하고, 상기 제1 전극은 적어도 상기 n형 채널과 중첩하여 설치되어 있는 것이다.
또한, 상기 게이트 전극에는 주로 상대적으로 저전압이 인가되고 있는 것이다.
또한, 절연성 기판 상에, 게이트 전극, 게이트 절연막, p형 채널 및 소스 및 드레인을 구비한 반도체막, 층간 절연막, 상기 반도체막의 드레인에 접속되는 제1 전극 및 상기 제1 전극에 인가되는 전압 이상의 전압이 인가되어 상기 소스에 접속되는 제2 전극, 및 평탄화 절연막을 구비하고, 상기 제2 전극은 적어도 상기 p형 채널과 중첩하여 설치되어 있는 것이다.
또한, 상기 게이트 전극에는 주로 상대적으로 고전압이 인가되어 있는 TFT 이다.
또한, 본 발명의 표시 장치는 상술한 TFT를 구비한 것이다.
〈제1 실시예〉
이하에 본 발명의 TFT에 대해 설명한다.
도 1에 본 발명의 수평측 구동 회로를 구성하는 버퍼(인버터 400, 500)의 TFT 평면도를 나타내고, 도 2에 도 1 중의 A-A선에 따른 단면도를 나타낸다.
도 2에 따라서 TFT의 구조에 대해 설명한다.
TFT의 구조는 석영 유리, 무알카리 유리 등으로 이루어지는 절연성 기판(510) 상의, Cr, Mo 등의 고융점 금속으로 이루어지는 게이트 전극(511)의 형성으로부터, 층간 절연막(522)의 형성까지의 구조는 종래와 동일하므로 설명은 생략한다. 또, 참조 번호도 종래와 동일한 장소에 동일한 번호를 붙이고 있다.
소스(518, 521) 및 드레인(519, 520)에 대응하여 설치한 층간 절연막(522)의 컨택트홀에 Al 등의 금속을 충전하여 소스 전극(523, 525) 및 드레인 전극(524)을 형성한다. 드레인(519, 520)에 접속된 드레인 전극(524)은 n형 채널 TFT와 p형 채널 TFT에서 공통이다.
이 때, 도면 중 좌측의 p형 채널 TFT의 소스 전극(525)은 채널(516)의 상측으로서 층간 절연막(522) 상에 연장하여 설치되어 있다(도 1 중의 사선 영역). 즉 p형 채널 TFT의 채널(516) 상측에 층간 절연막(522)을 통해 소스 전극(525)이 중첩된 구조이다. 인버터(400)에 대해서도 동일한 구성이지만, 인버터(400)는 n형 채널 TFT의 소스 전극(423)이 채널(416)의 상측에 연장하여 설치되어 있다(도 1 중의 사선 영역).
또한 전면에 예를 들면 유기 수지로 이루어지며 표면을 평탄하게 하는 평탄화 절연막(526)을 형성한다. 이렇게 해서 n형 및 p형 채널 TFT로 이루어지는 인버터(400, 500)가 형성된다.
이와 같이, 인버터(500)의 p형 채널(516) 상측에 소스 전극(525)을 형성함으로써, 또는 인버터(400)의 n형 채널(416) 상측에 소스 전극(423)을 형성함으로써, 불순물 등의 부착이 방지되어 임계치 전압의 변화가 없고, 이에 따라 소비 전류의증대를 방지할 수 있다.
여기서, 수평측 구동 회로의 각 신호에 대해 설명한다.
도 3에 수평측 구동 회로의 일부 등가 회로도를 나타내고, 도 4에 수평측 구동 회로의 각 신호의 타이밍도를 나타낸다. 또, 도 3 중, 참조 번호 21은 시프트 레지스터, 참조 번호 22는 버퍼, 참조 번호 23은 소스 라인 스위치이다.
우선, 스타트 펄스 ST 및 클럭 φ (「파이」), *φ (「*φ」는 「파이」의 「바」이고, 클럭 φ를 반전한 신호를 의미하는 것으로 한다.)에 의해 1번째의 시프트 레지스터가 구동하고, 그 시프트 레지스터의 출력 신호에 의해 순차 다음단의 시프트 레지스터가 구동한다.
그리고 n번째의 시프트 레지스터, 그 시프트 레지스터에 접속된 버퍼 및 소스 라인 스위치에 있어서는, 수평측 시프트 레지스터가 전단의 (n-1)번째의 시프트 레지스터로부터의 펄스 Vn2를 입력 신호로 하는 클럭형 인버터(100)와, 그 출력 Vn3을 입력 신호로 하는 출력 인버터(200)와, 그 출력 Vn4를 입력 신호로 하는 복귀 클럭형 인버터(300)로 이루어져 있다. 출력 인버터의 출력 Vn4는 다음단의 (n+1)번째의 시프트 레지스터 및 n번째의 버퍼(22)에도 공급된다. 그 버퍼(22는) 버퍼 입력단 인버터(400) 및 소스 라인 스위치 출력측 인버터(500)로 이루어져 있다. 인버터(400)의 출력 신호 Vn5가 인버터(500)에 입력된다. 또한 소스 라인 스위치(23)는 버퍼(22)로부터의 출력에 의해 스위치하는 스위치(600)로 이루어져 있고 그것에 의해 영상 신호(106)를 표시부의 소스 라인에 공급한다.
여기서, 상술한 버퍼 회로의 신호에 주목해 본다.
상술한 도 1에 도시한 바와 같이, 버퍼(22)는 인버터(400 및 500)로 이루어져 있고, 전압 VDD가 각각의 인버터의 p형 채널 TFT측의 소스 전극(425, 525)에 공급되고, 전압 VSS가 각각의 n형 채널 TFT측 소스 전극(423, 523)에 공급되어 있다. 예를 들면 전압 VDD는 15V, 전압 VSS는 0V이다.
시프트 레지스터 SR로부터의 신호 Vn4가 n형 채널 TFT 및 p형 채널 TFT로 이루어지는 인버터(400)의 게이트 전극(411)에 입력된다. 그 입력되는 신호가 로우 레벨, 즉 저전압 L인 경우에는 p형 채널 TFT가 온되어 전압 VDD가 드레인 전극(424)으로부터 인버터(500)의 게이트 전극(511)에 입력되고, 입력되는 신호가 하이 레벨, 즉 고전압 H인 경우에는 n형 채널 TFT가 온되어 전압 VSS가 드레인 전극(424)으로부터 인버터(500)의 게이트 전극(511)에 출력된다.
n형 채널 TFT 및 p형 채널 TFT로 이루어지는 인버터(500)에 대해서는, 인버터(400)로부터의 입력 신호 Vn5가 전압 VSS인 경우, 인버터(500)의 p형 채널 TFT가 온되어 전압 VDD가 소스 라인 스위치(23)로 출력되고, 입력 신호 Vn5가 전압 VDD인 경우, 인버터(500)의 n형 채널 TFT가 온되어 전압 VSS가 소스 라인 스위치(23)로 출력된다.
그런데, 상술한 예를 들면 버퍼를 구성하는 한쪽의 인버터(400)에 입력되는 신호, 즉 도 4에 도시한 시프트 레지스터의 출력 신호 Vn4에 주목해 보면, 인버터(400)의 구동 기간(예를 들면 약 64μsec) 중의 대부분이 로우 레벨 즉 저전압 L 상태이고, 그저 일부(예를 들면 약 1μsec)만이 하이 레벨 즉 고전압 H이다. 또한, 다른쪽의 인버터(500)에 입력되는 신호 Vn5에 주목해 보면, 인버터(500)의구동 기간 중의 일부(예를 들면 약 1μsec)만이 저전압 L이고, 대부분이 고전압 H 상태이다.
이와 같이, 인버터(400)에는 어떤 근소한 기간에만 고전압 H가 인가되는 이외에는 대부분 저전압 L이 인가되어 있는 신호, 즉 주로 저전압 L인 신호가 인가되어 있다. 이러한 조건 하에서는, 인버터의 n형 채널 TFT의 특성에 있어서 후술하는 바와 같은 특성 변동이 특히 현저하다.
마찬가지로, 인버터(500)에 있어서는 p형 채널 TFT에 어떤 근소한 기간에만 저전압 L이 인가되는 이외에는 대부분 고전압 H가 인가되어 있는 신호, 즉 주로 고전압 H인 신호가 인가되고 있기 때문에, n형 채널 TFT와 마찬가지로 인버터의 p형 채널 TFT의 특성 변동이 현저하다.
도 5에 n형 및 p형 채널 TFT의 Vg-Id 특성을 나타낸다. 도면 중, 점선은 초기 특성을 나타내고, 실선은 통전에 의해 특성이 변화한 상태를 나타내고 있다.
상기 도면에 도시한 바와 같이, 초기에 있어서는 게이트 전압 Vg가 0V일 때에 n형 및 p형 채널 TFT 모두 누설 전류는 흐르지 않지만, 통전된 경우, 상술한 바와 같이 평탄화 절연막 상부 또는 하부에 불순물 등이 부착되어 전하를 띰으로써, p형 채널 TFT의 특성은 좌측으로 시프트하고, n형 채널 TFT의 특성은 우측으로 시프트하고, 어느 것이나 Vg = 0V일 때에 누설 전류가 흘러버린다. 특히, 주로 고전압 H가 인가되는 경우에는 p형 채널 TFT, 또한 주로 저전압 L인 신호가 인가되는 경우에는 n형 채널 TFT의 임계치 전압의 변동이 현저하고, 그 변동 때문에, 구동 회로의 소비 전류가 증대하게 된다. 이것은, 종래의 TFT에 있어서 양 기판을 접착하여 경화할 때에 발생하는 시일 접착제로부터의 불순물, 혹은 TFT 제조 과정에 있어서의 불순물 이온 등이 TFT의 평탄화 절연막 상부 또는 하부에 부착하여 전하를 띠기 때문에, TFT에 백 채널이 형성되어 버리는 것에 기인하고 있다. 또한, 통전 시에 있어 소스와 드레인 사이의 바이어스에 경사가 있으면 불순물 이온이 움직이기 용이해져서 상술한 바와 같이 변동이 현저히 발생한다.
그러나 본 실시예와 같이, 채널의 상측을 전극으로 덮음으로써, LCD의 양 기판을 접착하여 경화할 때에 발생하는 시일 접착제로부터의 불순물, 혹은 TFT 제조과정에서의 불순물 이온 등이 TFT의 평탄화막 표면에 부착하는 것을 억제할 수 있다.
여기서, 채널과 중첩시키는 전극의 전압에 대해 설명한다.
이 채널과 중첩시켜 덮는 전극을 플로우팅 상태로 한 것에서는 전압이 정해지지 않으므로 TFT의 특성이 변동된다. 그래서 고정된 전압으로 설정하면 좋지만, 그렇게 하면 이 전극에 전압을 인가하기 위한 새로운 배선을 부설하지 않으면 안된다. 그러나, 그렇게 하면 배선 부설 면적이 필요해지기 때문에, 구동 회로 면적이 커지게 된다.
그래서, TFT의 소스 전극으로 덮는, 즉 소스 전극에 인가된 전압을 공급하는 것이다. 예를 들면 n형 채널 TFT의 경우에서는 소스 전압(예를 들면 전압 VSS)보다도 높은 전압을 이 전극에 인가하면 TFT의 백 채널이 발생되므로 누설 전류의 증대를 야기한다. 또한, p형 채널 TFT의 경우에서는 소스 전압(예를 들면 전압 VDD)보다도 낮은 전압을 인가하면 n형 채널 TFT와 마찬가지로 누설 전류가 증가하게 된다. 그 때문에, 각각의 형태의 TFT에 있어서 채널과 중첩시켜 소스 전극을 설치함으로써, TFT의 백 채널이 발생하는 일이 없으므로 누설 전류의 증대는 없어진다. 따라서, 통전에 의한 불순물 부착에 기인하는 특성 변동이 작아져서 TFT의 소비 전력의 저감을 도모할 수 있다.
<제2 실시예>
본 발명을 수평 구동 회로의 시프트 레지스터에 채용한 경우에 대해 설명한다.
도 6에 도 3에 도시한 n번째의 시프트 레지스터의 일부 회로도를 나타낸다. 도 7에 도 6 중의 B-B선에 따른 단면도를 나타낸다. 또, 각 신호의 타이밍도가 도 4에 도시되어 있다.
상기 도면에 도시한 바와 같이, 시프트 레지스터(21)는 클럭형 인버터(100, 300), 인버터(200)로 이루어지며, 이들은 어느 것이나 n형 및 p형 채널 TFT로 이루어져 있다. 클럭형 인버터(100, 300)에는 클럭 φ, *φ가 입력되어 있다. 또한, 전압 VDD가 클럭형 인버터(100, 300) 및 인버터(200)의 p형 채널 TFT의 소스 전극(125, 325, 225)에 공급되고, 전압 VSS가 각각의 n형 채널 TFT의 소스 전극(123, 323, 223)에 공급되어 있다. 예를 들면 전압 VDD는 15V, 전압 VSS는 0V이다.
전단의 시프트 레지스터로부터의 신호 Vn2가 클럭형 인버터(100)의 게이트 전극(111)에 입력된다. 신호 Vn2가 고전압 H로 될 때에 전압 VSS가 선택되어 인버터(200)의 게이트 전극(211)에 신호 Vn3로서 출력된다. 그 신호 Vn3에 의해 인버터(200)에서는 전압 VDD가 선택되어 다음단의 시프트 레지스터, 버퍼 및 클럭형 인버터(300)의 게이트 전극(311)으로 출력된다.
본 실시예에 있어서는, 도 7에 도시한 바와 같이, 주로 상대적으로 저전압 L 인 신호 Vn2가 입력되어 있는 게이트 전극(111)을 갖는 n형 채널 TFT와, 역시 주로 상대적으로 저전압 L인 신호 Vn4가 입력되어 있는 게이트 전극(311)을 갖는 n형 채널 TFT의 채널 상측에 전압 VSS가 인가되어 있는 소스 전극(123, 323)을 설치한다.
또한, 주로 상대적으로 고전압 H인 신호 Vn3이 입력되어 있는 게이트 전극(211)을 갖는 p형 채널 TFT의 채널 상측에는 전압 VDD가 인가되어 있는 소스 전극(225)을 설치한다.
그렇게 함으로써, 제1 실시예와 마찬가지로, n형 및 p형 채널 TFT를 구비한 인버터 및 클럭형 인버터의 통전에 의한 특성의 변화를 억제할 수 있게 된다.
따라서, TFT의 임계치 전압의 변화가 없어지고, 펄스 신호의 타이밍 변동을 일으키지 않고 표시 영역에의 각 신호를 안정적으로 공급할 수 있으므로, 양호한 표시를 얻을 수 있음과 동시에, 임계치 전압의 변화를 억제할 수 있으므로 소비 전류가 증대하는 것을 방지할 수 있다.
또한, 본 발명에 있어서는, 채널 상측에 설치하는 소스 전극은 채널 상측의 채널에 대응한 영역 전부를 덮는 것이 바람직하지만, 일부를 덮은 경우에도 본 발명의 효과를 발휘할 수 있다. 또, 제1 실시예에 있어서는 인버터에 입력되는 주된 전압에 따라서 채널 상측에 소스 전극을 연장시킨 TFT에 대해 설명하였지만, 주된 전압이 아닌, 즉 TFT 특성이 변동하기 용이한 조건인 전압이 근소한 기간밖에 들어가지 않는 회로에 있어서도, 약간이지만 임계치 변동을 일으키는 경우도 있으므로, 본 발명은 구동 회로를 구성하는 모든 TFT에 있어서, 소스 전극을 연장시킴으로써 임계치 변동을 더욱 억제할 수 있다고 하는 효과를 발휘하는 것이다.
또한, 상술한 각 실시예에 있어서는, 게이트 전극이 능동층보다도 아래, 즉 기판측에 구비된 소위 하부 게이트형 TFT의 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 게이트 전극이 능동층의 상측에 있는 소위 상부 게이트형 TFT의 경우에도 적용 가능하며, 하부 게이트형 TFT의 경우와 마찬가지의 효과가 얻어지는 것이다.
또한, 상술한 각 실시예에 있어서는, 본 발명을 LCD에 채용한 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 유기 EL 표시 장치 등에도 채용이 가능하고, 그것에 의해 LCD에 채용한 경우와 마찬가지의 효과를 발휘하는 것이다.
본 발명에 의하면, TFT 상의 평탄화 절연막 상부 또는 하부에의 불순물 등의 부착을 방지함으로써, 임계치 전압이 안정된 TFT, 및 소비 전류의 증대를 억제하여 양호한 표시가 얻어지는 표시 장치를 얻을 수 있다.

Claims (5)

  1. 절연성 기판 상에, 게이트 전극, 게이트 절연막, n형 채널과 소스 및 드레인을 구비한 반도체막, 층간 절연막, 상기 반도체막의 소스에 접속되는 제1 전극 및 상기 제1 전극에 인가되는 전압 이상의 전압이 인가되고 상기 드레인에 접속되는 제2 전극, 및 평탄화 절연막을 구비하며, 상기 제1 전극은 적어도 상기 n형 채널과 중첩하여 설치되어 있는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극에는 주로 상대적으로 저전압이 인가되어 있는 것을 특징으로 하는 박막 트랜지스터.
  3. 절연성 기판 상에, 게이트 전극, 게이트 절연막, p형 채널과 소스 및 드레인을 구비한 반도체막, 층간 절연막, 상기 반도체막의 드레인에 접속되는 제2 전극 및 상기 제2 전극에 인가되는 전압 이상의 전압이 인가되고 상기 소스에 접속되는 제1 전극, 및 평탄화 절연막을 구비하고, 상기 제1 전극은 적어도 상기 p형 채널과 중첩하여 설치되어 있는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 게이트 전극에는 주로 상대적으로 고전압이 인가되어 있는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항 내지 제4항 중 어느 1항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 표시 장치.
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