JP3183265B2 - 薄膜半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜半導体装置に
関し、特に交流駆動型プラズマディスプレイ（以下ＰＤ
Ｐを略す）やエレクトロルミネッセンスディスプレイ
（以下ＥＬと略す）のような高電圧動作の必要なマトリ
クスディスプレイ等を駆動するのに用いる薄膜半導体装
置に関する。

【０００２】

【従来の技術】液晶ディスプレイ、ＰＤＰ、あるいはＥ
Ｌといったフラットパネルディスプレイが既に世の中に
出現している。近年では特にＰＤＰの大画面化が進み、
４０、５０インチといった、ＣＲＴでは技術的に不可能
なほどのサイズの物も実用化されてきており、将来ＣＲ
Ｔに代わるディスプレイとして大きな期待を集めてい
る。しかしながら一方では、ＣＲＴに比べてまだまだ高
価で、一般家庭にＰＤＰを普及させるには大幅な低コス
ト化が求められているのが実状である。

【０００３】ＰＤＰにはマトリクス状に発光セルが配列
されており、これらのセルを発光駆動するための方式と
して交流駆動型、及び直流駆動型がある。両者のうち現
在主流となっているのは交流駆動型である。図１０は交
流駆動型ＰＤＰのパネル及びその駆動回路部分の構成を
示したブロック図である。ＰＤＰパネル２１は、ｋ×ｎ
本のデータ電極２２を形成したガラス板と、走査電極２
３と維持電極２４を各々Ｌ×ｍ本形成したガラス板と
を、互いに貼り合わせて封止した構造となっている。こ
れら３種類の電極で囲まれた空間領域が発光セルとな
り、隣接するセル同士は隔壁により分離されている。セ
ル内には希ガス等からなる混合ガスが封入されており、
これらの電極に電圧を印加することによりセル内部では
放電が起こり発光する。なお、全ての電極は絶縁層によ
り放電空間から隔絶されており、駆動回路からみるとＰ
ＤＰパネル２１は容量性負荷となり、この容量に駆動回
路から電荷が充電される過渡状態時にのみ放電が行われ
る。これが交流駆動型と呼ばれる所以である。ｋ×ｎ本
のデータ電極２２にはデータドライバ２５ａ〜２５ｋの
出力端子Ｄ１〜Ｄｋｎが接続されており、Ｌ×ｍ本の走
査電極２３には走査ドライバ２６Ａ〜２６Ｌの出力端子
Ｓ１〜ＳＬｍが接続されている。また、Ｌ×ｍ本の維持
電極２４には維持パルス発生器２７が接続されており、
さらに走査ドライバ２６Ａ〜２６Ｌの電源入力端子には
図示しない切換スイッチを介して維持パルス発生器２７
が接続されている。以上の構成において、データドライ
バ２５ａ〜２５ｋ及び走査ドライバ２６Ａ〜２６Ｌは既
にＩＣ化されている。

【０００４】ＰＤＰでは画像の中間調表示を行うため
に、画面の１フィールドを複数のサブフィールドに分割
している。図１２は、図１０に示すＰＤＰ各部の１サブ
フィールド期間における駆動波形図である。先ず書込期
間では、走査ドライバ２６Ａ〜２６Ｌから各走査電極Ｓ
１〜ＳＬｍに対して走査パルス信号（振幅Ｖｓ−Ｖｂ＝
−８０〜−９０Ｖ）が順次印加され、これに同期してデ
ータドライバ２５ａ〜２５ｋからデータ電極Ｄ１〜Ｄｋ
ｎに対して表示信号であるデータパルス信号が印加され
る。これにより各データ電極２２と選択状態にある走査
電極２３との交点上のセルに表示信号が印加され、すべ
ての走査電極２３を走査することによりＰＤＰパネル２
１の全てのセルに表示信号が書き込まれる。なお、この
データパルス信号の出力駆動電圧ＶＤは、高電位側電源
Ｖｄｄ（＝６０〜８０Ｖ）及び低電位側電源Ｖｓｓ間の
二値をとり、各セル内ではこの書込情報が保持される。

【０００５】次に維持期間では、維持パルス発生器２７
から全ての維持電極２４に対して共通の連続した維持パ
ルス（振幅Ｖｃ−Ｖｓｓ＝−１６０〜−１８０Ｖ）を印
加する。また、全ての走査電極２３に対しては走査ドラ
イバ２６Ａ〜２６Ｌの電源入力端子に接続されている図
示しない切換スイッチを維持パルス発生器２７側に切り
換えることにより、維持パルス発生器２７から全ての走
査電極２３に対して共通の連続した維持パルスを印加す
る。但し、走査電極２３に印加する維持パルスは維持電
極２４に印加するそれとは逆位相のものである。この維
持期間においては、書込期間でデータ電極２２にＶｄｄ
レベルの信号が書き込まれたセルのみが放電を起こして
発光する。また、連続した維持パルスの出力パルス数を
サブフィールド毎に変化させることでセルの発光回数が
変化するため、視覚的には発光輝度が変化したように見
え、中間調表示が可能となる。

【０００６】最後に予備放電期間では、予備放電パル
ス、及び予備放電消去パルスを全ての走査電極２３、全
ての維持電極２４に印加することにより、各セルに保持
されていたデータパルス信号を消去し、次の１サブフィ
ールド期間に移る。

【０００７】上述の一連の動作において、各データ電極
２２に印加すべき表示信号は図１０に示す範囲の外部か
らＤＡＴ１〜ＤＡＴｋのロジック信号としてデータドラ
イバ２５ａ〜２５ｋに入力される。

【０００８】図１１は、各データドライバ２５ａ〜２５
ｋの内部構成を示すブロック図である。同図において、
ｎビットシフトレジスタ２８はクロックパルスＣＬＫに
同期して、外部から入力されたシリアル表示信号ＤＡＴ
ｋを順次取り込んで、パラレル信号Ｑ１〜Ｑｎに変換す
る。ｎビットラッチ２９はこれらのパラレル信号Ｑ１〜
Ｑｎを取り込んだ後に、図１２に示した１〜Ｌｍの走査
パルスに同期したラッチ信号ＬＥのタイミングでパラレ
ル信号Ｓ１〜Ｓｎを同一タイミングで出力する。ここま
でで処理される信号は振幅が３．３〜５Ｖ程度の低電圧
ロジック信号である。次にレベルシフタ３０は、パラレ
ル信号Ｓ１〜Ｓｎを６０〜８０Ｖ以上の振幅をもつ高電
圧ロジック信号に個別にレベル変換する。そして出力バ
ッファ３１は、レベルシフタ３０の出力信号を大きな電
流容量に変換して出力し、各データ電極２２を駆動す
る。

【０００９】以上のＰＤＰの構成及び動作において、最
近の５０インチクラス高精細カラーの仕様では表示画素
数が１３６５×７６８となり、データ電極数はＲＧＢ３
色合計で４０９５本にも達する。一般的に使用されてい
るデータドライバＩＣ及び走査ドライバＩＣの出力端子
数は４０〜９６出力であるから、データドライバＩＣの
使用個数は４３〜１０２個と非常に多い。さらに、高精
細ＰＤＰでは、データドライバ内部における表示信号の
処理速度が速くなり、しかもドライバの負荷となるデー
タ電極１本当たりの容量も大きくなるため、図１０にお
いてデータ電極２２をＰＤＰパネル２１の上下方向の中
心で２分割してそれぞれ上下に引き出して別々に駆動す
る方式や、データ電極２２を１本おきに上下に引き出し
て別々に駆動する方式を採ることで、ドライバ内部の動
作周波数を下げたり、駆動負荷を軽減している。しか
し、このような方式を採った場合には、データドライバ
ＩＣの使用個数はさらに増えることとなり、今後のＰＤ
Ｐの低コスト化に対して大きな障害となる。従って、デ
ータドライバＩＣの低コスト化が非常に重要な課題とな
ってきている。

【００１０】ここで、上述したデータドライバＩＣのデ
バイス構造について説明する。データドライバＩＣ内部
では低電圧及び高電圧のロジック信号を取り扱うが、特
に高電圧に対しては高耐圧ＭＯＳＦＥＴを回路に用いて
いる。具体的には、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造やサブゲート構造があげられる。
これらは何れもドレイン電極側に前記構造をもつ領域を
設けることで、ゲート電極下のチャネル領域のドレイン
端とドレイン電極間に電位勾配を持たせて、ドレイン高
電界を緩和しようというものである。図１５は、ＬＤＤ
構造高耐圧ＭＯＳＦＥＴを用いてＣＭＯＳインバータ回
路を構成し、図１１内の出力バッファ３１に用いた例を
示す断面図である。その製造工程の一例としては、まず
半導体基板１４上に不純物イオン注入によりｎウェル１
６、及びドレイン領域となるＮ側低濃度不純物層１７、
Ｐ側低濃度不純物層１８を順次形成する。その後、フィ
ールド酸化膜１５を形成する。次に、Ｎ側ゲート電極２
ａ及びＰ側ゲート電極２ｂを形成してから、ソース領域
及び保護ダイオードとなるソース側ｎ型不純物層３ａ、
ソース側ｐ型不純物層３ｂを形成する。そして、ソース
側コンタクト５及びドレイン側コンタクト６を開口した
後に、アルミ等の金属薄膜からなるＮ側ソース電極９
ａ、Ｐ側ソース電極９ｂ、及びドレイン電極１０を形成
する。以上の製造工程により、高耐圧ＭＯＳＦＥＴを用
いたＣＭＯＳインバータを製造しようとした場合、必要
なマスクＰＲ数は８ＰＲとなる。しかし、実際のドライ
バＩＣでは低電圧ロジック回路用ＭＯＳＦＥＴを同一基
板上に形成したり、２層アルミ配線により内部回路の接
続レイアウトを行うのが一般的であるから、上記例の製
造工程に必要なマスクＰＲ数は少なくとも１０ＰＲ以上
となる。

【００１１】ところで、筆者らは先に述べたドライバＩ
Ｃに対する低コスト化要求に応えるための一つの方法と
して、多結晶シリコン（以下ｐｏｌｙ−Ｓｉと略す）か
らなる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ、以下ＴＦＴと略す）を用いてデータド
ライバＩＣを実現するための研究を重ねてきた。以前の
ｐｏｌｙ−Ｓｉ薄膜は１０００℃程度と半導体製造プロ
セス並みの高温で形成する方法が主体で、そのような条
件に耐えるような基板材料として石英基板を用いてき
た。しかし、近年では５００℃以下のプロセス温度で形
成可能な、いわゆる低温ｐｏｌｙ−Ｓｉ薄膜が主流とな
ってきており、基板材料として安価な無アルカリガラス
基板が使用できることから、半導体基板に対してデバイ
ス部材のコスト低減が可能である。また、その製造プロ
セスは液晶ディスプレイに用いる非晶質シリコンＴＦＴ
用のものとある程度共有化が可能であり、しかも半導体
基板に比べて大面積の基板が使用できるため、一括大量
生産による製造コスト低減も可能である。一方、デバイ
ス特性的に見れば特に最近では技術開発も進んで高品質
な低温ｐｏｌｙ−Ｓｉ薄膜が得られるようになり、ＴＦ
Ｔとしての移動度も大幅に向上してきている。さらに、
ＴＦＴは絶縁基板上に形成されることから、各ＴＦＴ素
子間が完全に分離されるので、従来の半導体基板上に形
成されるＭＯＳＦＥＴのように、基板内の寄生素子を介
したラッチアップ現象は根本的に発生しない。これは、
特にデータドライバのような高耐圧ＩＣにとっては大き
なメリットとなり、信頼性向上が可能である。さらに、
同様の理由からトランジスタと基板との間の寄生容量が
ないため、デバイス動作の高速化が可能である。このよ
うな理由から、ＰＤＰのデータドライバＩＣに対して、
ｐｏｌｙ−ＳｉＴＦＴを用いた薄膜半導体装置の適用可
能性に道が開けてきた。

【００１２】データドライバＩＣを実現するには、先に
も述べたとおり高耐圧ＴＦＴの実用化が不可欠である。
高耐圧ＴＦＴの公知例としてはサブゲート構造ＴＦＴが
あり、それはＴｉａｏ−Ｙｕａｎ Ｈｕａｎｇらによっ
て（「Ａ Ｓｉｍｐｌｅｒ１００−Ｖ Ｐｏｌｙｓｉｌ
ｉｃｏｎ ＴＦＴ ｗｉｔｈ ＩｍｐｒｏｖｅｄＴｕｒ
ｎ−ＯＮａｒａｃｔｅｒｉｓｔｉｃｓ」 ，ＩＥＥＥ
ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．１１，Ｎｏ．６，Ｊｕｎｅ，１９９０）に報告され
ている。図１７は従来のサブゲート構造ＴＦＴの断面図
である。絶縁性基板上にｐｏｌｙ−Ｓｉ層１が堆積され
ており、チャネル領域となる。ｐｏｌｙ−Ｓｉ層１上に
は、第１ゲート絶縁層１２を介してゲート電極２が形成
されている。ゲート電極２上にはさらに第２ゲート絶縁
層１１が形成されておりその上部には第２ゲート電極７
が形成されている。本構成によるサブゲート構造ＴＦＴ
はゲート電極２下に形成されるＴＦＴと、第２ゲート電
極７下に形成されるＴＦＴとを直列接続したものとみな
すことができる。なお、ゲート電極２と第２ゲート電極
７とは微妙にオーバーラップしている。ｐｏｌｙ−Ｓｉ
層１のうち、これら２つのゲート電極下に位置する領域
はノンドープで、その両端部にはソース側不純物層３及
びドレイン側不純物層４が形成されている。ゲート電極
２に印加するゲート電圧Ｖｇを変化させることによりＴ
ＦＴのオン／オフ制御を行う。また、第２ゲート電極７
には所定の正バイアス電圧Ｖｆｐを印加することによ
り、第２ゲート電極７下に形成されるＴＦＴのチャネル
領域におけるソース端とドレイン側不純物層４との間に
電位勾配を持たせることにより、ゲート電極２下に形成
されるＴＦＴのチャネル領域におけるドレイン端とソー
ス側不純物層３との間の電界を緩和させる。これによ
り、サブゲート構造ＴＦＴ全体としてみたドレイン〜ソ
ース電極間の高耐圧化を実現するものである。

【００１３】図１８は従来のサブゲート構造ＴＦＴを用
いてＣＭＯＳインバータ回路を構成した例として報告さ
れている回路図である。ＰＴＦＴ３５及びＮＴＦＴ３６
のサブゲート電極は、それぞれＶｓｓ及びＶｄｄ端子に
接続されているので、一定の電圧が印加される。また、
各ゲート電極にはＶｄｄ−Ｖｓｓの振幅を有するゲート
パルス電圧Ｖｇを印加することにより、インバータ回路
の出力Ｖｏｕｔの論理状態を制御する。なお、本例では
ＰＴＦＴ３５及びＮＴＦＴ３６の各ゲート電極を共通に
接続してあるが、必ずしもこれに限定する必要はなく各
々独立したゲート電圧を印加しても良い。この場合、各
ゲート電圧の振幅はＶｄｄ−Ｖｓｓよりも小さくても良
い。

【００１４】しかしながら、以上のようなサブゲート構
造ＴＦＴを用いて、これをディスプレイ駆動用ドライバ
ＩＣとして応用検討した事例はない。

【００１５】ここで、実際のＰＤＰを駆動する場合を考
えてみる。図１３は、図１０に示すデータドライバの出
力バッファをＴＦＴで構成してその１回路分を抜き出し
たものと、それに接続されているデータ電極Ｄｎ、隣接
データ電極Ｄｎ−１、Ｄｎ＋１、及び走査電極２３、及
び維持電極２４との間の結合容量を示した等価回路であ
る。ＣＤは隣接データ電極間結合容量、Ｃｓは１本のデ
ータ電極Ｄｎとそれに交差する全ての走査電極との間の
結合容量、またＣｃは１本のデータ電極Ｄｎとそれに交
差する全ての維持電極との間の結合容量である。このよ
うな結合容量が存在すると、隣接データ電極、あるいは
走査電極、維持電極の駆動電圧レベルが変化した際に、
データ電極Ｄｎの電圧がこれらの結合容量を介して変動
する。

【００１６】図１４は、図１２に示した波形図の書込期
間において、データ電極Ｄｎの電圧変動の様子を示した
波形図である。図１２において、走査ドライバの駆動出
力状態が例えば同図（Ｂ）から（Ｃ）に変化するタイミ
ングに同期して、データ電極Ｄｎの駆動出力状態はＶｓ
ｓを維持し、且つＤｎに隣接するデータ電極Ｄｎ−１、
Ｄｎ＋１の駆動出力状態がＶｄｄからＶｓｓに変化する
ような表示パターンを想定した場合、データ電極Ｄｎの
駆動電圧ＶＤｎは本来Ｖｓｓであるが、負方向にΔＶＤ
ｎの変動が発生した後に、ＮＴＦＴ３６のオン抵抗分を
介して変動電圧分がＶｓｓに吸収されて本来の電圧に戻
る。実際のＰＤＰにおける結合容量の値は、ＣＤ、Ｃ
ｓ、Ｃｃ共に約１５ｐＦである。このときの変動電圧分
ΔＶＤｎのピーク値は約３０Ｖとなる。

【００１７】以上説明した電圧変動が起こると、図１３
のＮＴＦＴ３６においてドレイン電極側の電圧がソース
電極側のそれよりも低くなる。この場合、図１７で説明
したような従来のサブゲート構造ＴＦＴの場合には、ド
レイン〜ソース電極間の電位関係が逆転するとＴＦＴの
ソース電極側に電界の緩和効果がないため耐圧が極端に
低くなり、容易にブレークダウンして素子破壊を引き起
こすという問題があった。

【００１８】この問題に対しては、図１５に示したＬＤ
Ｄ構造高耐圧ＭＯＳＦＥＴではソース側ｎ型不純物層３
ａ、ソース側ｐ型不純物層３ｂを設け、出力保護ダイオ
ードをＭＯＳＦＥＴ内部に形成することにより解決して
いた。図１６は、保護ダイオードを形成したＭＯＳＦＥ
Ｔによるインバータ回路の等価回路図である。ＰＦＥＴ
３２及びＮＦＥＴ３３のドレイン〜ソース間に保護ダイ
オード３４が挿入されており、ドレイン〜ソース間に逆
電圧が印加されるとダイオードが導通する。その際、ダ
イオード電流は基板方向に流れるためＭＯＳＦＥＴに比
べて電流容量が大で、逆電圧に伴う電流はほとんどダイ
オードを通るので、トランジスタの破壊を防止すること
ができる。

【００１９】これに対し、ｐｏｌｙ−ＳｉＴＦＴは絶縁
基板上に形成され、しかも図１７のｐｏｌｙ−Ｓｉ層１
は一般に１０００オングストローム以下と薄いため、図
１５の高耐圧ＭＯＳＦＥＴ断面図に示すような厚さ方向
の不純物プロファイルにより保護ダイオードを形成する
ことは不可能である。従って、保護ダイオードはラテラ
ル構造のものとし、ＴＦＴとは独立した素子として基板
上に形成する必要がある。しかし、その場合には素子レ
イアウト面積が大きくなるという問題がある。さらにｐ
ｏｌｙ−Ｓｉ薄膜には結晶粒界があるためにそれを介し
たリーク電流が多く、ダイオードを形成しても整流特性
が悪いという欠点があり、現状ではこれをダイオードと
して用いるのは困難である。そこで別に設けたＴＦＴを
ダイオード接続することにより保護用素子として用いる
方法が一般的にとられている。

【００２０】図１９は出力バッファ用のＰＴＦＴ３５及
びＮＴＦＴ３６とは別に、ＰＴＦＴ保護素子３７及びＮ
ＴＦＴ保護素子３８を設けた高耐圧出力バッファの一例
を示す回路図である。出力端子ＶｏｕｔにはＰＤＰパネ
ルのデータ電極が接続されるが、前述したような結合容
量を介してＶｏｕｔの電圧が変動した場合には、これら
の保護素子３７、３８を介してその変動分を吸収しよう
とするものである。しかしながら、図１９の構成では保
護素子３７、３８のドレイン側の耐圧を確保する必要性
は出力バッファ用ＴＦＴ３５、３６の場合と何ら変わり
はないため、サブゲート電極をドレイン側に入れること
になる。しかし、これではソース電極側の電界緩和作用
がなく、ドレイン〜ソース間逆電圧印加時の素子破壊に
対する解決にはならない。

【００２１】上記問題に対する解決策として、出力バッ
ファＴＦＴのサブゲート電極をドレイン電極側に加えて
新たにソース電極側にも設けた、いわゆる両側サブゲー
ト構造にすることによってドレイン〜ソース間逆耐圧を
向上させる方法が考えられる。

【００２２】図２０は、特開平５−２５１７０２公報に
開示されている従来の両側サブゲート構造ＴＦＴの断面
図である。絶縁性基板１３上にアルミ薄膜からなるソー
ス電極９及びドレイン電極１０が形成され、さらにその
上部にはソース側ｎ型不純物層３ａ、ソース側ｐ型不純
物層３ｂ、ドレイン側ｎ型不純物層４ａ、及びドレイン
側ｐ型不純物層４ｂが形成されている。ｐｏｌｙ−Ｓｉ
層１は前記不純物層を覆うように形成され、その上部に
は第１ゲート絶縁層１２を介してゲート電極２が形成さ
れている。さらに、第２ゲート絶縁層１１を介して第２
ゲート電極７及び第３ゲート電極８が形成されている。

【００２３】また、図２１は特開平５−９０５８７号公
報に開示されている従来の両側サブゲート構造ＭＯＳＦ
ＥＴの断面図である。半導体基板１４上にフィールド酸
化膜１５が形成され、これに囲まれた領域に第１ゲート
絶縁層１２、ゲート電極２が順次形成されている。ま
た、第１ゲート絶縁層１２にはソース側コンタクト５及
びドレイン側コンタクト６が開口されている。そして、
第１ゲート絶縁層１２上部には第２ゲート絶縁層１１を
介して第２ゲート電極７及び第３ゲート電極８が形成さ
れている。

【００２４】

【発明が解決しようとする課題】上述したこれらの公報
に開示されている両側サブゲート構造ＴＦＴもしくはＭ
ＯＳＦＥＴは、その発明図を見ると何れも第２ゲート電
極７と同じチャネル方向長さをもつ、第３ゲート電極８
を有するように記載されている。従って、このようなＴ
ＦＴを用いればＴＦＴのドレイン〜ソース間における逆
方向耐圧は、順方向のそれと同じだけ確保することが可
能である。図５はサブゲート構造ＴＦＴにおいて、サブ
ゲート電極に印加するバイアス電圧を一定にした場合
の、ドレイン電流Ｉｄとドレイン〜ソース間逆方向電圧
−Ｖｄｓとの関係を示す特性図である。同図において、
（ａ）片側サブゲート構造のドレイン〜ソース間逆耐圧
ＢＶｄｓａは低いが、（ｃ）両側サブゲート構造とする
ことにより耐圧はＢＶｄｓｃのように向上し、これは片
側サブゲート構造におけるドレイン〜ソース間順方向の
耐圧に相当する。しかし、耐圧が向上する一方でオン電
流は制限される。図６はサブゲート構造ＴＦＴにおける
オン電流特性図である。同図において、（ｃ）両側サブ
ゲート構造とすることにより、オン電流は片側サブゲー
ト構造の場合に比べて大幅に低下する。このため、ドラ
イバとして所望の駆動能力を確保しようとすると、出力
バッファ用ＴＦＴのサイズを大きくしなければならな
い。すると、ドライバＩＣチップ面積の増加、ひいては
コストアップを招くという問題があった。

【００２５】そこで、本発明は、容量性負荷駆動装置、
とりわけ交流駆動型ＰＤＰ等を駆動するためのディスプ
レイ駆動装置を低コスト化すると共に、それに伴って発
生する駆動能力低下を抑えつつ、負荷の結合容量により
駆動出力端子の駆動電圧が変動を受けたとしても、ブレ
ークダウンによる素子破壊を防止することのできる薄膜
半導体装置を提供することを課題としている。

【００２６】

【課題を解決するための手段】上記の課題を解決するた
めの本発明は、Ｐチャンネル及びＮチャンネルの薄膜ト
ランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラン
ジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接続
され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）のソ
ース電極は低電位側電源に接続され、前記ＰＴＦＴ及び
前記ＮＴＦＴのドレイン電極を共通に接続した回路を含
む薄膜半導体装置である。

【００２７】そして、上記ＴＦＴは、多結晶シリコン
（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一端に形成したソ
ース側不純物層と、前記ｐ−Ｓｉ層の他端に形成したド
レイン側不純物層と、前記ｐ−Ｓｉ層上に第１絶縁層を
介して設けられた第１ゲート電極とを有する第１構造Ｔ
ＦＴによる前記回路と、多結晶シリコン（ｐ−Ｓｉ）層
と、前記ｐ−Ｓｉ層の一端に形成したソース側不純物層
と、前記ｐ−Ｓｉ層の他端に形成したドレイン側不純物
層と、前記ｐ−Ｓｉ層上に第１絶縁層を介して設けられ
た第１ゲート電極と、前記第１ゲート電極と前記ドレイ
ン側不純物層との間に位置し第２絶縁層を介して設けら
れた第２ゲート電極と、前記第１ゲート電極と前記ソー
ス側不純物層との間に位置し前記第２絶縁層を介して設
けられた第３ゲート電極とを有する第２構造ＴＦＴによ
る前記回路と、多結晶シリコン（ｐ−Ｓｉ）層と、前記
ｐ−Ｓｉ層の一端に形成したソース側不純物層と、前記
ｐ−Ｓｉ層の他端に形成したドレイン側不純物層と、前
記ｐ−Ｓｉ層上に第１絶縁層及び第２絶縁層とを介して
設けられた第４ゲート電極と、前記第４ゲート電極と前
記ドレイン側不純物層との間に位置し第３絶縁層を介し
て設けられた第５ゲート電極と、前記第４ゲート電極と
前記ソース側不純物層との間に位置し前記第３絶縁層を
介して設けられた第６ゲート電極とを有する第３構造Ｔ
ＦＴによる前記回路と、多結晶シリコン（ｐ−Ｓｉ）層
と、前記ｐ−Ｓｉ層の一端に形成したソース側不純物層
と、前記ｐ−Ｓｉ層の他端に形成したドレイン側不純物
層と、前記ｐ−Ｓｉ層上に第１絶縁層を介して設けられ
た第１ゲート電極と、前記第１ゲート電極と前記ドレイ
ン側不純物層との間に位置し第２絶縁層を介して設けら
れた第２ゲート電極と、前記第１ゲート電極と前記ソー
ス側不純物層との間に位置し第３絶縁層を介して設けら
れた第６ゲート電極とを有する第４構造ＴＦＴによる前
記回路の４種類の回路の内少なくとも一つを選択して構
成する。

【００２８】更に、主ゲート（第１又は第４ゲート電
極）と前記ソース側不純物層との間に位置するサブゲー
ト（第３又は第６ゲート電極）がｐ−Ｓｉ層に作るチャ
ンネルの長さＬＳ２を、主ゲート（第１又は第４ゲート
電極）と前記ドレイン側不純物層との間に位置するサブ
ゲート（第２又は第５ゲート電極）がｐ−Ｓｉ層に作る
チャンネルの長さＬＳ１より短くしている。

【００２９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。

【００３０】図１は、本発明の薄膜半導体装置を構成す
る両側サブゲート構造ＴＦＴの断面図である。図１に示
すように、本発明の薄膜半導体装置は、多結晶シリコン
（ｐ−Ｓｉ）層１と、ｐ−Ｓｉ層１の一端に形成したソ
ース側不純物層３と、ｐ−Ｓｉ層の他端に形成したドレ
イン側不純物層４と、前記ｐ−Ｓｉ層１上に図示しない
第１絶縁層を介して設けられた第１ゲート電極（Ｖｇ）
２と、第１ゲート電極（Ｖｇ）２とドレイン側不純物層
４との間に位置し図示しない第２絶縁層を介して設けら
れた第２ゲート電極（Ｖｓｇ１）７と、第１ゲート電極
（Ｖｇ）２とソース側不純物層３との間に位置し図示し
ない第３絶縁層を介して設けられた第６ゲート電極（Ｖ
ｓｇ２）８とを有する構造のＴＦＴを含んでおり、第６
ゲート電極（Ｖｓｇ２）８によりｐ−Ｓｉ層中に形成さ
れるチャネルの長さＬＳ２を、第２ゲート電極（Ｖｓｇ
１）７により前記ｐ−Ｓｉ層中に形成されるチャネルの
長さＬＳ１よりも短くしている。

【００３１】図２は、図１に示した両側サブゲート構造
ＴＦＴを用いた本発明の第１の実施形態による薄膜半導
体装置の回路図である。ＰＴＦＴ３５のソース電極は電
源Ｖｄｄに接続され、ＮＴＦＴ３６のソース電極はＶｓ
ｓに接続されている。一方、各ＴＦＴのドレイン電極同
士は共通接続されて出力Ｖｏｕｔとなっており、その負
荷にはＰＤＰのデータ電極等の容量性負荷が接続されて
いる。信号入力端子は、ＰＴＦＴ３５のゲート電極及び
ＮＴＦＴ３６のゲート電極で、それぞれＶｇｐ、Ｖｇｎ
のゲート電圧を印加する。さらに、ＰＴＦＴ３５及びＮ
ＴＦＴ３６のサブゲート電極には、それぞれＶｓｇｐ
１、Ｖｓｇｐ２、Ｖｓｇｎ１、Ｖｓｇｎ２のバイアス電
圧を印加する。

【００３２】上記構成の薄膜半導体装置をＰＤＰ等のデ
ータドライバとして用いた場合、隣接データ電極、ある
いは走査電極、維持電極の駆動電圧レベルが変化した際
に、隣接データ電極間結合容量ＣＤ、１本のデータ電極
Ｄｎとそれに交差する全ての走査電極との間の結合容量
Ｃｓ、または１本のデータ電極Ｄｎとそれに交差する全
ての維持電極との間の結合容量Ｃｃを介して、データ電
極Ｄｎの電圧がΔＶＤｎだけ変動すると仮定する。その
際、図２の断面構造において、第２サブゲート電極８下
に形成されるＴＦＴのチャネル長ＬＳ２がＬＳ２＜ＬＳ
１となり、且つ図５（ｂ）に示すようにドレイン〜ソー
ス間逆方向耐圧の大きさＢＶｄｓｂがＢＶｄｓ＞ ΔＶ
Ｄｎ となるような範囲で、ＬＳ２を設定して両側サブ
ゲート構造ＴＦＴを形成する。これにより、図６（ｂ）
に示すようにドレイン電流低下を従来の両側サブゲート
構造ＴＦＴよりも抑えつつ、且つ必要なドレイン〜ソー
ス間逆方向耐圧を確保することができる。

【００３３】従って、本実施形態によれば、薄膜半導体
装置の駆動能力低下を従来の両側サブゲート構造ＴＦＴ
を用いた場合よりも少なくしつつ、且つ負荷の結合容量
により駆動出力端子の駆動電圧が変動を受けたとして
も、ブレークダウンによる素子破壊を防止することが可
能となる。これにより、必要な耐圧を確保しつつ、従来
の両側サブゲート構造ＴＦＴを用いた装置よりも小型化
が可能となる。また、ＴＦＴは絶縁基板上に形成される
ことから、各ＴＦＴ素子間が完全に分離されるので、従
来の半導体基板上に形成されるＭＯＳＦＥＴのように、
基板内の寄生素子を介したラッチアップ現象は根本的に
発生せず、信頼性が向上する。さらに、ＭＯＳＦＥＴの
ように半導体基板との間の寄生容量がないため、今後の
技術開発によりｐｏｌｙ−Ｓｉ薄膜の移動度が結晶シリ
コン並みに向上すれば、半導体基板上のＭＯＳＦＥＴに
より構成された回路よりも高速動作化が可能となる。

【００３４】図３は、本発明の第２実施形態による薄膜
半導体装置の回路図である。ＰＴＦＴ３５とＮＴＦＴ３
６はＣＭＯＳインバータ回路を形成している。また、Ｐ
ＴＦＴ３５の２本のサブゲート電極は共通に接続されて
おり、Ｖｓｇｐなるバイアス電圧を印加する。ＮＴＦＴ
３６の２本のサブゲート電極についても同様にしてバイ
アス電圧Ｖｓｇｎを印加する。バイアス電圧は、ＴＦＴ
に印加されるドレイン〜ソース電極間電圧の内、図２の
ｐｏｌｙ−Ｓｉ層１の中でゲート電極２下に形成される
ＴＦＴのチャネル領域に分圧される電圧がこのチャネル
領域の耐圧以内になるように設定する。本実施形態のよ
うなバイアスの印加方法をとることにより、必要となる
バイアス電圧の種類が少なくて済むので、外部電源を含
めた搭載装置の低コスト化が可能である。

【００３５】図４は、本発明の第３実施形態による薄膜
半導体装置の回路図である。本実施形態においては、Ｐ
ＴＦＴ３５の２本のサブゲート電極は共通に接続されて
おり、バイアス電圧としてＶｓｓを印加する。一方、Ｎ
ＴＦＴ３６の２本のサブゲート電極についても同様にし
てバイアス電圧としてＶｄｄを印加する。この場合、バ
イアス電圧源を新たに設ける必要がないため、本発明の
薄膜半導体装置を搭載する装置全体としてみるとさらな
る低コスト化が可能である。但し、ＴＦＴに印加される
ドレイン〜ソース電極間電圧の内、図２のｐｏｌｙ−Ｓ
ｉ層１の中でゲート電極２下に形成されるＴＦＴのチャ
ネル領域に分圧される電圧がこのチャネル領域の耐圧以
内になるようにするために、チャネル長Ｌ、チャネル長
ＬＳ１、及びチャネル長ＬＳ２の比率、及び第１ゲート
絶縁層１２、第２ゲート絶縁層１１の比率を適切に設定
する必要がある。

【００３６】図８の右半分は本発明の第４実施形態によ
る薄膜半導体装置の断面図であり、高耐圧Ｎ側ゲート電
極１９ａ、高耐圧Ｐ側ゲート電極１９ｂにより形成され
るＴＦＴからなる。無アルカリガラス等の絶縁性基板１
３上にはｐｏｌｙ−Ｓｉ層１が形成され、その両端部に
はＮＴＦＴとなるｐｏｌｙ−Ｓｉ層１の両端部にはソー
ス側ｎ型不純物層３ａ、ドレイン側ｎ型不純物層４ａが
形成され、同様にＰＴＦＴの側にはソース側ｐ型不純物
層３ｂ、ドレイン側ｐ型不純物層４ｂが形成されてい
る。そして、それらの上部に第１ゲート絶縁層１２を介
して高耐圧Ｎ側ゲート電極１９ａ、高耐圧Ｐ側ゲート電
極１９ｂが形成され、さらにその上部には第２ゲート絶
縁層１１、及び第３ゲート絶縁層２０を介してゲート電
極１９ａ、１９ｂの両側にそれぞれサブゲート電極７及
びサブゲート電極８が形成されている。また、ソース側
ｎ型不純物層３ａ、ドレイン側ｎ型不純物層４ａ、ソー
ス側ｐ型不純物層３ｂ、及びドレイン側ｐ型不純物層４
ｂの上部にはソース側コンタクト５及びドレイン側コン
タクト６が開口されており、その開口部よりソース電極
９及びドレイン電極１０が引き出されている。ここで、
サブゲート電極８下に形成されるＴＦＴのチャネル長Ｌ
Ｓ２は、サブゲート電極７下に形成されるＴＦＴのチャ
ネル長ＬＳ１よりも短くなっている。以上説明した手順
でＮ、及びＰの両側サブゲート構造ＴＦＴを形成しよう
とした場合、必要なマスクＰＲ数は６ＰＲとなり、半導
体基板上にＮ、及びＰのＬＤＤ構造高耐圧ＭＯＳＦＥＴ
を形成する場合に比べてマスクＰＲ数を少なくすること
ができる。よって、従来のＬＤＤ構造高耐圧ＭＯＳＦＥ
Ｔよりも低コスト化が可能となる。

【００３７】図７は、本発明の第５実施形態による薄膜
半導体装置の断面図である。ＰＤＰのデータドライバＩ
Ｃを構成しようとした場合には、低電圧ロジック回路、
及び高電圧回路を同一基板上に形成する必要がある。絶
縁性基板１３上にはｐｏｌｙ−Ｓｉ層１が形成され、そ
の上部に第１ゲート絶縁層１２を介して、低電圧ロジッ
ク回路用ＴＦＴのＮ側ゲート電極２ａ、及びＰ側ゲート
電極２ｂが形成されている。ＮＴＦＴとなるｐｏｌｙ−
Ｓｉ層１の両端部にはソース側ｎ型不純物層３ａ、ドレ
イン側ｎ型不純物層４ａが形成され、同様にＰＴＦＴの
側にはソース側ｐ型不純物層３ｂ、ドレイン側ｐ型不純
物層４ｂが形成されている。そして、その上部には第２
ゲート絶縁層１１を介してソース側コンタクト５及びド
レイン側コンタクト６が開口され、さらに上部にソース
電極９、ドレイン電極１０、及び高耐圧Ｎ側ゲート電極
１９ａ、高耐圧Ｐ側ゲート電極１９ｂが同時形成されて
いる。これらの電極の上には第３ゲート絶縁層２０を介
して、サブゲート電極７、サブゲート電極８、及び上部
配線層４０が同時形成されており、必要に応じて第３ゲ
ート絶縁層２０に第２コンタクト４０を開口することに
より、下層配線との電気的接続をとることができる。こ
こで、第２サブゲート電極８下に形成されるＴＦＴのチ
ャネル長は、サブゲート電極７下に形成されるＴＦＴの
チャネル長よりも短くなっている。本実施形態によれ
ば、本発明の薄膜半導体装置を構成する両側サブゲート
構造ＴＦＴとともに、低電圧ロジック回路を構成するた
めのＴＦＴをも同一基板上に形成することができ、これ
らにより形成されるデータドライバＩＣの高集積化によ
るチップサイズ縮小化が可能である。また、製造に必要
なマスクＰＲ数は８ＰＲで済む。従って、半導体基板上
に形成されるＭＯＳＦＥＴに比べて製造コストを低く抑
えることができる。さらに、本実施形態によれば、両側
サブゲート構造ＴＦＴのゲート絶縁層を厚くすることが
できるため、ゲート電極１９ａ、１９ｂを高電圧ロジッ
ク信号で駆動することが可能となり、出力バッファ回路
を構成するの両側サブゲート構造ＴＦＴの駆動能力を向
上させることができる。

【００３８】図８は、本発明の第６実施形態による薄膜
半導体装置の断面図である。絶縁性基板１３上にはｐｏ
ｌｙ−Ｓｉ層１が形成され、ＮＴＦＴとなるｐｏｌｙ−
Ｓｉ層１の両端部にはソース側ｎ型不純物層３ａ、ドレ
イン側ｎ型不純物層４ａが形成され、同様にＰＴＦＴの
側にはソース側ｐ型不純物層３ｂ、ドレイン側ｐ型不純
物層４ｂが形成されている。それらの上部に第１ゲート
絶縁層１２を介して、低電圧ロジック回路用ＴＦＴのＮ
側ゲート電極２ａ、Ｐ側ゲート電極２ｂ、及び高耐圧Ｎ
側ゲート電極１９ａ、高耐圧Ｐ側ゲート電極１９ｂが同
時形成されている。そして、その上部には第２ゲート絶
縁層１１を介してソース側コンタクト５及びドレイン側
コンタクト６が開口され、さらに上部にソース電極９、
ドレイン電極１０が形成されている。これらの電極の上
には第３ゲート絶縁層２０を介して、サブゲート電極
７、サブゲート電極８、及び上部配線層４０が同時形成
されており、必要に応じて第３ゲート絶縁層２０に第２
コンタクト４０を開口することにより、下層配線との電
気的接続をとることができる。本実施形態によれば、本
発明の薄膜半導体装置を構成する両側サブゲート構造Ｔ
ＦＴとともに、低電圧ロジック回路を構成するためのＴ
ＦＴをも同一基板上に形成することができ、データドラ
イバＩＣの高集積化によるチップサイズ縮小化が可能で
ある。また、製造に必要なマスクＰＲ数は８ＰＲで済
む。従って、半導体基板上に形成されるＭＯＳＦＥＴに
比べて製造コストを低く抑えることができる。さらに、
本実施形態によれば、両側サブゲート構造ＴＦＴのゲー
ト電極１９ａ、１９ｂを低電圧ロジック信号で駆動する
ことが可能となるため、出力バッファ回路のゲート電極
を駆動するための回路の構成を簡単にすることができ
る。

【００３９】図９は、本発明の第７実施形態による薄膜
半導体装置の断面図である。本実施形態では、両側サブ
ゲート構造ＴＦＴのうちＮＴＦＴのゲート電極１９ａ
が、低電圧ロジック用ＴＦＴのゲート電極２ａ、２ｂと
同時形成され、また、両側サブゲート構造ＴＦＴのうち
ＰＴＦＴのゲート電極１９ｂが、ソース電極９、ドレイ
ン電極１０と同時形成されている。本実施形態によれ
ば、本発明の薄膜半導体装置を構成する両側サブゲート
構造ＴＦＴとともに、低電圧ロジック回路を構成するた
めのＴＦＴをも同一基板上に形成することができ、デー
タドライバＩＣの高集積化によるチップサイズ縮小化が
可能である。また、製造に必要なマスクＰＲ数は８ＰＲ
で済む。従って、半導体基板上に形成されるＭＯＳＦＥ
Ｔに比べて製造コストを低く抑えることができる。さら
に、本実施形態によれば、例えばＮＴＦＴのゲート電極
１９ａを低電圧ロジック信号で駆動し、ＰＴＦＴのゲー
ト電極１９ｂを高電圧ロジック信号で駆動するという組
み合わせが可能となり、出力バッファ回路のゲート電極
を駆動するレベルシフタの回路設計に対する自由度を向
上させることができる。なお、本実施形態の構成はＰＴ
ＦＴとＮＴＦＴを入れ替えた場合でも同様に実現するこ
とが可能である。

【００４０】なお、上記実施形態において、低電圧ロジ
ック回路用ＴＦＴのソース側ｎ型不純物層３ａ、ドレイ
ン側ｎ型不純物層４ａ、ソース側ｐ型不純物層３ｂ、及
びドレイン側ｐ型不純物層４ｂを形成する際に、Ｎ側ゲ
ート電極２ａ、Ｐ側ゲート電極２ｂを遮蔽層として用
い、基板上部より不純物導入を行うことにより、低電圧
ロジック回路用ＴＦＴをセルフアライン構造とすること
ができる。これにより、ゲート電極〜ドレイン電極、及
びゲート電極〜ソース電極間のオーバーラップ容量を小
さくすることができるので、低電圧ロジック回路の高速
動作化が可能である。この場合も、デバイスの製造に必
要なマスクＰＲ数は上記各実施形態に対して増えること
はなく、低コスト化の利点を十分に生かすことが可能で
ある。

【００４１】以上説明したような本発明の薄膜半導体装
置を用いて構成したデータドライバＩＣによれば、設計
した高圧ロジック回路の回路構成に最も好適になるよう
にＴＦＴのデバイス構造を任意に組み合わせて用いるこ
とが可能であり、回路設計の自由度が大幅に向上する。
しかも、何れの組合せを用いても、デバイスの製造に必
要なマスクＰＲ数は８ＰＲで済むことに変わりはなく、
低コスト化の利点を十分に生かすことが可能である。

【００４２】なお、以上の実施形態に用いる絶縁性基板
としては無アルカリガラスを用いるのが低コスト化を図
る上で有利であるが、不透明なセラミック系絶縁性基
板、もしくは半導体基板表面に絶縁層を形成したものを
使用しても上記実施形態のディスプレイ駆動装置を構成
することが可能である。

【００４３】さらに、上記実施形態において、図中には
記載していないが、図１１のブロック図で説明したレベ
ルシフタ３０については負荷の結合容量を介した駆動電
圧変動の影響がないため、従来例で説明したような片側
サブゲート構造ＴＦＴを用いても良い。この場合も上記
で説明した本発明の薄膜半導体装置に対して製造工程数
は何ら増えることはなく、低コスト化の利点を十分に生
かすことが可能である。

【００４４】

【発明の効果】以上説明した第１実施形態の本発明によ
れば、薄膜半導体装置の駆動能力低下を従来の両側サブ
ゲート構造ＴＦＴを用いた場合よりも少なくしつつ、且
つ負荷の結合容量により駆動出力端子の駆動電圧が変動
を受けたとしても、ブレークダウンによる素子破壊を防
止することが可能となる。これにより、必要な耐圧を確
保しつつ、従来の両側サブゲート構造ＴＦＴを用いた装
置よりも小型化が可能であるという効果を有する。

【００４５】また、ＴＦＴは絶縁基板上に形成されるこ
とから、各ＴＦＴ素子間が完全に分離されるので、従来
の半導体基板上に形成されるＭＯＳＦＥＴのように、基
板内の寄生素子を介したラッチアップ現象は根本的に発
生せず、信頼性が向上するという効果を有する。

【００４６】さらに、ＭＯＳＦＥＴのように半導体基板
との間の寄生容量がないため、今後の技術開発によりｐ
ｏｌｙ−Ｓｉ薄膜の移動度が結晶シリコン並みに向上す
れば、半導体基板上のＭＯＳＦＥＴにより構成された回
路よりも高速動作化が可能であるという効果を有する。

【００４７】また、本発明の第２実施形態による薄膜半
導体装置によれば、必要となるバイアス電圧の種類が少
なくて済むので、外部電源を含めた搭載装置の低コスト
化が可能であるという効果を有する。

【００４８】また、本発明の第３実施形態による薄膜半
導体装置によれば、バイアス電圧源を新たに設ける必要
がないため、本発明の薄膜半導体装置を搭載する装置全
体としてみるとさらなる低コスト化が可能であるという
効果を有する。

【００４９】また、本発明の第４実施形態による薄膜半
導体装置によれば、Ｎ、及びＰの両側サブゲート構造Ｔ
ＦＴを形成しようとした場合、必要なマスクＰＲ数は６
ＰＲとなり、半導体基板上にＮ、及びＰのＬＤＤ構造高
耐圧ＭＯＳＦＥＴを形成する場合に比べてマスクＰＲ数
を少なくすることができる。よって、従来のＬＤＤ構造
高耐圧ＭＯＳＦＥＴよりも低コスト化が可能となるとい
う効果を有する。

【００５０】また、本発明の第５実施形態による薄膜半
導体装置によれば、両側サブゲート構造ＴＦＴととも
に、低電圧ロジック回路を構成するためのＴＦＴをも同
一基板上に形成することができ、これらにより形成され
るデータドライバＩＣの高集積化によるチップサイズ縮
小化が可能である。また、製造に必要なマスクＰＲ数は
８ＰＲで済む。従って、半導体基板上に形成されるＭＯ
ＳＦＥＴに比べて製造コストを低く抑えることができる
という効果を有する。さらに、本実施形態によれば、両
側サブゲート構造ＴＦＴのゲート電極を低電圧ロジック
信号で駆動することが可能となるため、出力バッファ回
路のゲート電極を駆動するための回路の構成を簡単にす
ることができるという効果を有する。

【００５１】また、本発明の第６実施形態による薄膜半
導体装置によれば、両側サブゲート構造ＴＦＴのゲート
絶縁層を厚くすることができるため、ゲート電極１９
ａ、１９ｂを高電圧ロジック信号で駆動することが可能
となり、出力バッファ回路を構成するの両側サブゲート
構造ＴＦＴの駆動能力を向上させることができるという
効果を有する。

【００５２】また、本発明の第７実施形態による薄膜半
導体装置によれば、例えばＮＴＦＴのゲート電極を低電
圧ロジック信号で駆動し、ＰＴＦＴのゲート電極を高電
圧ロジック信号で駆動するという組み合わせが可能とな
り、出力バッファ回路のゲート電極を駆動するレベルシ
フタの回路設計に対する自由度を向上させることができ
るという効果を有する。

【００５３】また、本発明の薄膜半導体装置において低
電圧ロジック回路用ＴＦＴをセルフアライン構造とする
ことにより、低電圧ロジック回路の高速動作化が可能で
あり、しかもデバイスの製造に必要なマスクＰＲ数は８
ＰＲで済むことに変わりはなく、低コスト化の利点を十
分に生かすことが可能であるという効果を有する。

【００５４】さらに、本発明の薄膜半導体装置によれ
ば、半導体基板上にＭＯＳＦＥＴを形成した従来の半導
体装置に対して、低コスト部材の使用、大面積基板によ
る量産効果、製造工程ＰＲ数の低減等による装置の低コ
スト化が可能で、さらに基板内の寄生素子を介したラッ
チアップ現象による信頼性低下が根本的に発生せず、さ
らに半導体基板との間の寄生容量がないために高速動作
化が可能であるという、優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の薄膜半導体装置構成する両側サブゲー
ト構造ＴＦＴの断面図。

【図２】本発明の薄膜半導体装置の回路図。

【図３】本発明の薄膜半導体装置の実施形態を示す回路
図。

【図４】本発明の薄膜半導体装置の他の実施形態を示す
回路図。

【図５】サブゲート構造ＴＦＴにおけるドレイン電流と
ドレイン〜ソース間逆方向電圧の関係を示す特性図。

【図６】サブゲート構造ＴＦＴにおけるオン電流特性
図。

【図７】本発明の薄膜半導体装置を用いたデータドライ
バＩＣのデバイス構造の実施形態を示す断面図。

【図８】本発明の薄膜半導体装置を用いたデータドライ
バＩＣのデバイス構造の他の実施形態を示す断面図。

【図９】本発明の薄膜半導体装置を用いたデータドライ
バＩＣのデバイス構造の他の実施形態を示す断面図。

【図１０】交流駆動型ＰＤＰのパネル、及び駆動回路部
分の構成を示したブロック図。

【図１１】データドライバの内部構成を示すブロック
図。

【図１２】交流駆動型ＰＤＰ各部の１サブフィールド期
間における駆動波形図。

【図１３】交流駆動型ＰＤＰのデータ電極Ｄｎに対し
て、容量結合をなしている隣接データ電極Ｄｎ−１、Ｄ
ｎ＋１、走査電極、及び維持電極を示した等価回路。

【図１４】書込期間において、データ電極Ｄｎの電圧変
動の様子を示した波形図。

【図１５】ＬＤＤ構造高耐圧ＭＯＳＦＥＴの断面図。

【図１６】保護ダイオードを形成したＭＯＳＦＥＴによ
るインバータ回路の等価回路図。

【図１７】従来のサブゲート構造ＴＦＴの断面図。

【図１８】従来のサブゲート構造ＴＦＴを用いたＣＭＯ
Ｓインバータの回路図。

【図１９】出力バッファ用のＴＦＴとは別に、ＴＦＴ保
護素子を設けた高耐圧出力バッファの一例を示す回路
図。

【図２０】従来の両側サブゲート構造ＴＦＴの断面図。

【図２１】従来の両側サブゲート構造ＭＯＳＦＥＴの断
面図。

【符号の説明】 １ ｐｏｌｙ−Ｓｉ層 ２ ゲート電極 ２ａ Ｎ側ゲート電極 ２ｂ Ｐ側ゲート電極 ３ ソース側不純物層 ３ａ ソース側ｎ型不純物層 ３ｂ ソース側ｐ型不純物層 ４ ドレイン側不純物層 ４ａ ドレイン側ｎ型不純物層 ４ｂ ドレイン側ｐ型不純物層 ５ ソース側コンタクト ６ ドレイン側コンタクト ７ サブゲート電極 ８ サブゲート電極 ９ ソース電極 ９ａ Ｎ側ソース電極 ９ｂ Ｐ側ソース電極 １０ ドレイン電極 １１ 第２ゲート絶縁層 １２ 第１ゲート絶縁層 １３ 絶縁性基板 １４ 半導体基板 １５ フィールド酸化膜 １６ ｎウェル １７ Ｎ側低濃度不純物層 １８ Ｐ側低濃度不純物層 １９ａ 高耐圧Ｎ側ゲート電極 １９ｂ 高耐圧Ｐ側ゲート電極 ２０ 第３ゲート絶縁層 ２１ ＰＤＰパネル ２２ データ電極 ２３ 走査電極 ２４ 維持電極 ２５ａ、２５ｂ〜２５ｋ データドライバ ２６Ａ〜２６Ｌ 走査ドライバ ２７ 維持パルス発生器 ２８ ｎビットシフトレジスタ ２９ ｎビットラッチ ３０ レベルシフタ ３１ 高圧出力バッファ ３２ ＰチャンネルＦＥＴ ３３ ＮチャンネルＦＥＴ ３４ 保護ダイオード ３５ ＰＴＦＴ ３６ ＮＴＦＴ ３７ ＰＴＦＴ保護素子 ３８ ＮＴＦＴ保護素子 ３９ 第２コンタクト ４０ 上部配線層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−251702（ＪＰ，Ａ) 特開 昭60−233859（ＪＰ，Ａ) 特開 平５−90587（ＪＰ，Ａ) 特開 昭58−6175（ＪＰ，Ａ) 特開 平３−254157（ＪＰ，Ａ) 特開 平11−345976（ＪＰ，Ａ) 特開 平４−10659（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 G09F 9/33 H01L 21/8238 H01L 27/092 H01L 21/336

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐチャンネル及びＮチャンネルの薄膜ト
   ランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラン
   ジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接続
   され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）のソ
   ース電極は低電位側電源に接続され、前記ＰＴＦＴ及び
   前記ＮＴＦＴのドレイン電極を共通に接続した回路を含
   む薄膜半導体装置であって、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
   端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
   端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
   に第１絶縁層を介して設けられた第１ゲート電極とを有
   する第１構造ＴＦＴによる前記回路と、 前記多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層
   の一端に形成したソース側不純物層と、前記ｐ−Ｓｉ層
   の他端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ
   層上に第１絶縁層を介して設けられた第１ゲート電極
   と、前記第１ゲート電極と前記ドレイン側不純物層との
   間に位置し第２絶縁層を介して設けられた第２ゲート電
   極と、前記第１ゲート電極と前記ソース側不純物層との
   間に位置し前記第２絶縁層を介して設けられた第３ゲー
   ト電極とを有する第２構造ＴＦＴによる前記回路とを含
   み、 前記第３ゲート電極により前記ｐ−Ｓｉ層中に形成され
   るチャネルの長さを、前記第２ゲート電極により前記ｐ
   −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第２ゲート電極及び第３ゲート電極にバイアス電圧
   を印加することを特徴とする薄膜半導体装置。
2. 【請求項２】 前記第２ゲート電極と前記第３ゲート電
   極に共通のバイアス電圧を印加することを特徴とする請
   求項１記載の薄膜半導体装置。
3. 【請求項３】 前記ＮＴＦＴの前記第２ゲート電極及び
   前記第３ゲート電極を高電位側電源に接続し、前記ＰＴ
   ＦＴの前記第２ゲート電極と前記第３ゲート電極を低電
   位側電源端子に接続したことを特徴とする請求項１記載
   の薄膜半導体装置。
4. 【請求項４】 Ｐチャンネル及びＮチャンネルの薄膜ト
   ランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラン
   ジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接続
   され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）のソ
   ース電極は低電位側電源に接続され、前記ＰＴＦＴ及び
   前記ＮＴＦＴのドレイン電極を共通に接続した回路を含
   む薄膜半導体装置であって、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
   端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
   端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
   に第１絶縁層を介して設けられた第１ゲート電極と、前
   記第１ゲート電極と前記ドレイン側不純物層との間に位
   置し第２絶縁層を介して設けられた第２ゲート電極と、
   前記第１ゲート電極と前記ソース側不純物層との間に位
   置し前記第２絶縁層を介して設けられた第３ゲート電極
   とを有する第２構造ＴＦＴによる前記回路とを含み、 前記第３ゲート電極により前記ｐ−Ｓｉ層中に形成され
   るチャネルの長さを、前記第２ゲート電極により前記ｐ
   −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第２ゲート電極及び第３ゲート電極にバイアス電圧
   を印加することを特徴とする薄膜半導体装置。
5. 【請求項５】 前記第２ゲート電極と前記第３ゲート電
   極に共通のバイアス電圧を印加することを特徴とする請
   求項４記載の薄膜半導体装置。
6. 【請求項６】 前記ＮＴＦＴの前記第２ゲート電極及び
   前記第３ゲート電極を高電位側電源に接続し、前記ＰＴ
   ＦＴの前記第２ゲート電極と前記第３ゲート電極を低電
   位側電源端子に接続したことを特徴とする請求項４記載
   の薄膜半導体装置。
7. 【請求項７】 Ｐチャンネル及びＮチャンネルの薄膜ト
   ランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラン
   ジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接続
   され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）のソ
   ース電極は低電位側電源に接続され、前記ＰＴＦＴ及び
   前記ＮＴＦＴのドレイン電極を共通に接続した回路を含
   む薄膜半導体装置であって、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
   端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
   端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
   に第１絶縁層を介して設けられた第１ゲート電極とを有
   する第１構造ＴＦＴによる前記回路と、 前記多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層
   の一端に形成したソース側不純物層と、前記ｐ−Ｓｉ層
   の他端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ
   層上にに第１絶縁層及び第２絶縁層とを介して設けられ
   た第４ゲート電極と、前記第４ゲート電極と前記ドレイ
   ン側不純物層との間に位置し第３絶縁層を介して設けら
   れた第５ゲート電極と、前記第４ゲート電極と前記ソー
   ス側不純物層との間に位置し前記第３絶縁層を介して設
   けられた第６ゲート電極とを有する第３構造ＴＦＴによ
   る前記回路とを含み、 前記第６ゲート電極により前記ｐ−Ｓｉ層中に形成され
   るチャネルの長さを、前記第５ゲート電極により前記ｐ
   −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第５ゲート電極及び第６ゲート電極にバイアス電圧
   を印加することを特徴とする薄膜半導体装置。
8. 【請求項８】 前記第５ゲート電極と前記第６ゲート電
   極に共通のバイアス電圧を印加することを特徴とする請
   求項７記載の薄膜半導体装置。
9. 【請求項９】 前記ＮＴＦＴの前記第５ゲート電極及び
   前記第６ゲート電極を高電位側電源に接続し、前記ＰＴ
   ＦＴの前記第５ゲート電極と前記第６ゲート電極を低電
   位側電源端子に接続したことを特徴とする請求項７記載
   の薄膜半導体装置。
10. 【請求項１０】 Ｐチャンネル及びＮチャンネルの薄膜
    トランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラ
    ンジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接
    続され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）の
    ソース電極は低電位側電源に接続され、前記ＰＴＦＴ及
    び前記ＮＴＦＴのドレイン電極を共通に接続した回路を
    含む薄膜半導体装置であって、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
    端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
    端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
    に第１絶縁層を介して設けられた第１ゲート電極とを有
    する第１構造ＴＦＴによる前記回路と、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
    端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
    端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
    に第１絶縁層を介して設けられた第１ゲート電極と、前
    記第１ゲート電極と前記ドレイン側不純物層との間に位
    置し第２絶縁層を介して設けられた第２ゲート電極と、
    前記第１ゲート電極と前記ソース側不純物層との間に位
    置し前記第２絶縁層を介して設けられた第３ゲート電極
    とを有する第２構造ＴＦＴによる前記回路と、 前記多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層
    の一端に形成したソース側不純物層と、前記ｐ−Ｓｉ層
    の他端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ
    層上に第１絶縁層及び第２絶縁層とを介して設けられた
    第４ゲート電極と、前記第４ゲート電極と前記ドレイン
    側不純物層との間に位置し第３絶縁層を介して設けられ
    た第５ゲート電極と、前記第４ゲート電極と前記ソース
    側不純物層との間に位置し前記第３絶縁層を介して設け
    られた第６ゲート電極とを有する第３構造ＴＦＴによる
    前記回路とを含み、 前記第３ゲート電極により前記ｐ−Ｓｉ層中に形成され
    るチャネルの長さを、前記第２ゲート電極により前記ｐ
    −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第２ゲート電極及び第３ゲート電極にバイアス電圧
    を印加し、 前記第６ゲート電極により前記ｐ−Ｓｉ層中に形成され
    るチャネルの長さを、前記第５ゲート電極により前記ｐ
    −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第５ゲート電極及び第６ゲート電極に他のバイアス
    電圧を印加することを特徴とする薄膜半導体装置。
11. 【請求項１１】 前記第２ゲート電極と前記第３ゲート
    電極に共通のバイアス電圧を印加し、前記第５ゲート電
    極と前記第６ゲート電極に他の共通のバイアス電圧を印
    加することを特徴とする請求項１０記載の薄膜半導体装
    置。
12. 【請求項１２】 前記ＮＴＦＴの前記第２ゲート電極及
    び前記第３ゲート電極を高電位側電源に接続し、前記Ｐ
    ＴＦＴの前記第２ゲート電極と前記第３ゲート電極を低
    電位側電源端子に接続し、前記ＮＴＦＴの前記第５ゲー
    ト電極及び前記第６ゲート電極を高電位側電源に接続
    し、前記ＰＴＦＴの前記第５ゲート電極と前記第６ゲー
    ト電極を低電位側電源端子に接続することを特徴とする
    請求項１０記載の薄膜半導体装置。
13. 【請求項１３】 Ｐチャンネル及びＮチャンネルの薄膜
    トランジスタ（ＴＦＴ）を有し、Ｐチャンネル薄膜トラ
    ンジスタ（ＰＴＦＴ）のソース電極は高電位側電源に接
    続され、Ｎチャンネル薄膜トランジスタ（ＮＴＦＴ）の
    ソース電極は低電位側電源に接続され、前記ＰＴＦＴ及
    び前記ＮＴＦＴのドレイン電極を共通に接続した回路を
    含む薄膜半導体装置であって、 多結晶シリコン（ｐ−Ｓｉ）層と、前記ｐ−Ｓｉ層の一
    端に形成したソース側不純物層と、前記ｐ−Ｓｉ層の他
    端に形成したドレイン側不純物層と、前記ｐ−Ｓｉ層上
    に第１絶縁層を介して設けられた第１ゲート電極と、前
    記第１ゲート電極と前記ドレイン側不純物層との間に位
    置し第２絶縁層を介して設けられた第２ゲート電極と、
    前記第１ゲート電極と前記ソース側不純物層との間に位
    置し第３絶縁層を介して設けられた第６ゲート電極とを
    有する第４構造ＴＦＴによる前記回路を含み、 前記第６ゲート電極により前記ｐ−Ｓｉ層中に形成され
    るチャネルの長さを、前記第２ゲート電極により前記ｐ
    −Ｓｉ層中に形成されるチャネルの長さよりも短くし、 前記第２ゲート電極及び第６ゲート電極にバイアス電圧
    を印加することを特徴とする薄膜半導体装置。
14. 【請求項１４】 前記第２ゲート電極と前記第６ゲート
    電極に共通のバイアス電圧を印加することを特徴とする
    請求項１３記載の薄膜半導体装置。
15. 【請求項１５】 前記ＮＴＦＴの前記第２ゲート電極及
    び前記第６ゲート電極を高電位側電源に接続し、前記Ｐ
    ＴＦＴの前記第２ゲート電極と前記第６ゲート電極を低
    電位側電源端子に接続したことを特徴とする請求項１３
    記載の薄膜半導体装置。
16. 【請求項１６】 前記第１構造ＴＦＴの前記第１ゲート
    電極、前記ソース側不純物層、前記ドレイン側不純物
    層、及び、前記ｐ−Ｓｉ層とがセルフアライン構造を取
    ることを特徴とする請求項１、７、１０のいずれかに記
    載された薄膜半導体装置。