JPH10200123A - 半導体素子およびそれを用いた液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】液晶表示装置における半導体素子および半導体
回路の駆動電圧の低減、及び半導体素子のオフのリーク
電流の低減。 【解決手段】Ｎチャネル型薄膜トランジスタにおいて、
真性半導体層１０にＮ型にドープしたソース１１および
ドレイン電極１２のほかにＰ型にドープしたベース電極
１３を有し、ポリシリコンゲート電極３０は信号側にお
いてＰ型にチャネル上においてはソースおよびドレイン
側をＮ型にその真ん中をＰ型にし信号側の反対側をＮ型
にドープし、前記ベース電極１３と前記ポリシリコンゲ
ート電極のＮ型部分とを金属膜４０を介して接続する構
成を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＯＡ機器等の画像
情報，文字情報の表示装置として用いられるアクティブ
マトリクス方式の液晶表示装置およびそれに用いられる
薄膜トランジスタの構造及びそれを用いた液晶表示装置
に関する。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴと略す
る）を用いたアクティブマトリクス型の液晶表示装置に
おいて、低コスト化と高精細化，高画質化が重要な課題
である。これらの課題を解決するためにはキーデバイス
であるＴＦＴの性能向上が欠かせない。高性能なＴＦＴ
が安価なガラス基板上に形成することができれば、液晶
表示装置の周辺回路においてもＴＦＴで構成することが
でき、コストの低減が期待できる。

【０００３】現在、周辺回路内蔵型液晶表示装置用のＴ
ＦＴとして最も期待されているのは、低温で形成された
ポリシリコンである。

【０００４】画素におけるＴＦＴは、とりわけオフ時の
リーク電流を少なくすることが要求される。なぜなら
ば、オフのリーク電流を少なくするのは、画素電圧を一
定に保持することで、液晶に印加する電圧を一定にし、
オフ時間の表示の劣化を防ぐためである。

【０００５】また、周辺回路におけるＴＦＴは、高速駆
動すわなちオン電流が大きくかつサブスレシホールド特
性（しきい値電圧以下でのドレイン電流−ゲート電圧特
性）が良いことが要求される。

【０００６】また液晶表示装置全体としてのＴＦＴは、
低消費電力のために低しきい値電圧が要求される。

【０００７】絶縁基板上に形成されたトランジスタにお
いて、しきい値電圧を下げてより低電圧での動作を実現
する方法として、テクニカル ダイジェスト オブ イ
ンターナショナルエレクトロン デバイスミーティング
（ＩＥＤＭ ９４）の８０４頁には、活性層となる半導
体膜にソース，ドレインとは別に第４のコンタクトを設
けてこれをゲート電極と接続し、バイポーラ動作させ
る、いわゆるダイナミックスレシホールドボルテージMO
SFET（ＤＴＭＯＳ）がサブミクロンのシリコンオン イ
ンシュレータ（Silicon on Insulator：ＳＯＩ）デバイ
スにおいて、試みられている。

【０００８】また、オン電流を損なわずに、オフ電流を
小さくする方法として、ＩＥＤＭ９５ の８３３頁に
は、ポリシリコンゲートをＰＮＰ接合し、ソースに接続
する構造がある。具体的には図１１に示すように、ポリ
シリコンゲートにおいて、チャネル上のドレインとソー
ス側をＮドープさせ、メインゲートとサブゲートをＰド
ープさせ、サブゲートはソースと金属膜を介して接続し
ている。オン時にはチャネル上全面に電圧が印加され、
オフ時にはＮドープ領域に電圧が印加されないような構
成である。

【０００９】

【発明が解決しようとする課題】ＴＦＴのオフ時のリー
ク電流の主な原因は、半導体薄膜のドレイン端における
高電界によるものである。そこでその電界を緩和するた
めに、上記の従来素子では、ポリシリコンゲート電極を
ＰＮＰ接合とし、その接続先をソースとした。オフの時
に該ゲート電極のＮドープされた場所に電圧が印加され
ないため、電界が緩和されてオフ電流を抑えることがで
きた。しかしながら、ソースとドレイン間は非対称とな
り、ソースとドレインの区別がない回路構成に対し適し
てなかった。またポリシリコンゲート電極が第２のゲー
ト配線に接続されている場合、回路構成が複雑となっ
た。

【００１０】また、ＴＦＴのしきい値電圧が高く、その
ため消費電力が多くなるという問題があった。

【００１１】本発明は、しきい値電圧が高くオフのリー
ク電流が多かったＮチャネル型TFTに対して、低しきい
値電圧でオン電流を下げずにリーク電流を抑さえるＮチ
ャネル型ＴＦＴを提供するものである。

【００１２】さらに、本発明は、しきい値電圧が高くオ
フのリーク電流が多かったＰチャネル型ＴＦＴに対し
て、低しきい値電圧でオン電流を下げずにリーク電流を
抑さえるＰチャネル型ＴＦＴを提供するものである。

【００１３】つまり、本発明の目的は、液晶表示装置に
おけるリーク電流の多かった画素を駆動するＴＦＴ、若
しくは、しきい値電圧の高かった周辺回路を構成するＴ
ＦＴに対して、リーク電流を抑さえ、しきい値電圧を低
くすることにより、高画質，低消費電力の液晶表示装置
を提供するものである。

【００１４】

【課題を解決するための手段】本発明のＮチャネル型Ｔ
ＦＴは、真性半導体薄膜層はＮ型にドープしたソース電
極およびドレイン電極のほかにＰ型にドープしたベース
電極を有し、ポリシリコンゲート電極は前記真性半導体
層のベース電極と前記ベース電極のチャネル部分を挟ん
で対向する側にゲート信号配線に接続し、前記ポリシリ
コン電極は前記ゲート信号配線に接続されている側にお
いてＰ型にドープしベース電極側をＮ型にドープしチャ
ネル上においてソースおよびドレイン側をＮ型にその真
ん中をＰ型にドープしてＰＮ接合とし、前記ベース電極
と前記ポリシリコンゲート電極のベース電極側のＮ型部
分とを金属薄膜を介して接続する構成を有している。

【００１５】上記の機構でオフ電流を下げることについ
て説明する。オフ状態の場合すなわちゲート電位がソー
ス電位より低い場合、ゲート電極のＰＮ接合は逆バイア
スされゲート電極のＰ型の部分にのみ電圧が印加され
る。半導体層において、ゲート電極電界により発生した
蓄積層の部分とドレイン電極との間に、ゲート電極電界
の影響のない真性半導体の部分が存在することにより、
蓄積層とドレイン間の電界が緩和する。このドレイン近
傍の電界が緩和され、オフのリーク電流を抑さえること
ができる。

【００１６】さらに、しきい値電圧を下げる機構につい
ては、図４および図５を用いて説明する。図４は半導体
膜層だけを記し、ホールの動きを説明する図である。図
５は図２のソース端Ｘ−Ｘ′のポテンシャル図である。
図４のように、半導体薄膜層において、ベース電極はＰ
型にドーピングされ、ソース電極はＮ型にドーピングさ
れ、ソースドレイン間のチャネル部分はドーピングされ
ず真性（ｉ型）であり、したがってベース電極とソース
電極間はＰｉＮ接合となっている。ＴＦＴオンすなわち
ゲート電位がソース電位よりも高い場合、図示されてな
いが、ベース電極はゲート電極に金属薄膜を介して接続
されているため、ゲート電位とベース電位は同電位とな
り、ベース電極とソース電極の電位差が生じる。この電
位差により、ＰｉＮ接合が順バイアスされ、ベース電極
からチャネルにホールが注入される。チャネルに注入さ
れたホールは、ソースドレイン電極間の電位勾配によ
り、ソース電極に向かってドリフトする。しかしなが
ら、図５に示すように、このホールは、ソース電極のＮ
型層とチャネルのｉ型層の接合部分のポテンシャルバリ
アによりブロックされ、ソース電極とチャネルとの接合
部分付近に蓄積される。これにより、チャネルの電子に
対するポテンシャルバリアが点線から実線のように低下
し、チャネルにおける反転層が生じやすくなるととも
に、ソース電極からチャネルに向かって大量の電子が注
入される。チャネルで反転層が生じ始めるゲート電圧が
しきい値電圧であるので、したがってこの機構により、
しきい値電圧を低下することができる。

【００１７】さらに、本発明のＰチャネル型ＴＦＴは、
真性半導体薄膜層はＰ型にドープしたソース電極および
ドレイン電極のほかにＮ型にドープしたベース電極を有
し、ポリシリコンゲート電極は前記真性半導体層のベー
ス電極と前記ベース電極のチャネル部分を挟んで対向す
る側にゲート信号配線に接続し、前記ポリシリコン電極
は前記ゲート信号配線に接続されている側においてＮ型
にドープしベース電極側をＰ型にドープしチャネル上に
おいてソースおよびドレイン側をＰ型にその真ん中をＮ
型にドープしてＰＮ接合とし、前記ベース電極と前記ポ
リシリコンゲート電極のベース電極側のＰ型部分とを金
属薄膜を介して接続する構成を有している。

【００１８】さらに、本発明の液晶表示装置は、アクテ
ィブマトリクス基板に用いられる能動素子を少なくとも
本発明のＮチャネル型ＴＦＴあるいはＰチャネル型ＴＦ
Ｔによって構成される。

【００１９】本発明の半導体素子と従来素子との違い
は、従来素子がポリシリコンゲート電極の接続先をソー
ス電極またはサブゲート電極にし、ポリシリコンゲート
電極はＰＮＰ接合であったのに対し、本発明の半導体素
子はポリシリコンゲート電極の接続先を半導体膜のチャ
ネル部分にし、ポリシリコンゲート電極は単純なダイオ
ード機能としたことにある。また、本発明の素子ではド
レイン，ソースで対称であるだけでなく、半導体膜のチ
ャネル部分に接続したことにより、しきい値電圧も低下
することができる。

【００２０】

【発明の実施の形態】以下、図面を用いて本発明の実施
例を説明する。

【００２１】実施例１ 本発明のＮチャネル型ＴＦＴの真上図を図１に示す。基
板はガラス基板である。第１層目は、半導体層１０であ
り、真性半導体の多結晶であるポリシリコン薄膜によっ
て形成され、ソース電極１１，ドレイン電極１２，ベー
ス電極１３，チャネル部１４から構成される。ソース電
極１１およびドレイン電極１２はＮドープされ、ベース
電極１３はＰドープされ、チャネル部はドーピングされ
ず真性である。第２層目は、図１に図示されてないが、
ゲート絶縁膜層２０であり、酸化シリコン薄膜によって
形成される。該ゲート絶縁膜層２０は、第３層目のゲー
ト電極３０と同じ形状であり、半導体層１０とゲート電
極３０とを絶縁している。第３層目は、ゲート電極３０
であり、ポリシリコン薄膜によって形成される。該ゲー
ト電極３０は、Ｐドープ領域３１，Ｎドープ領域３２に
より構成され、半導体層１０のチャネル部１４上部にお
いて外側がＮドープ，真ん中がＰドープ，ベース電極側
がＮドープされ、ベース電極と反対側はＰドープさてい
る。また、ベース電極をドーピングするため、本実施例
では、ゲート絶縁膜２０およびゲート電極３０はベース
電極のところでくり抜いた構造となっている。また、図
示していないが、ゲート信号配線はベース電極と反対側
のゲート電極のＰドープ領域３１で接続する。第４層目
は、金属膜４０であり、アルミニウムやクロムで形成さ
れ、ゲート電極３０のＮドープ領域３２とベース電極１
３とを電気的に接続する。図１Ａ−Ａ′における断面図
を図２に示す。第１層目の半導体層１０，第２層目にゲ
ート絶縁膜層２０，第３層目にゲート電極３０で構成さ
れている部分である。図１Ｂ−Ｂ′における断面図を図
３に示す。半導体層１０のベース電極１３部分とゲート
電極３０のＮドープ領域３２を金属膜４０を介した電気
的接触部分である。

【００２２】簡単に、本発明のＮチャネル型ＴＦＴの製
造方法を説明する。ガラス基板上に半導体層１０をポリ
シリコンで形成し、該半導体膜１０のパターニングを行
う。次にゲート絶縁膜層２０を酸化シリコンで形成し、
引き続きゲート電極３０をポリシリコンで形成する。次
にゲート電極３０，ゲート絶縁膜層２０をパターニング
する。次に半導体層のドレイン，ソース電極およびゲー
ト電極のＮドープ領域およびＰドープ領域をＮおよびＰ
型のドーピングを行う。次に、金属膜４０を形成，パタ
ーニングを行う。この方法は従来のポリシリコンＴＦＴ
と同じ製造工程であり、マスクパターンを変更するだけ
で本発明のＮチャネル型ＴＦＴは製造可能である。

【００２３】また、上記各層を図１２に、半導体層１０
のみの形状，図１３にゲート電極のみの形状，図１４に
金属膜４０のみの形状を示す。また、それぞれの図１
２，図１３，図１４のドープ領域は第３層目の形成後、
ドーピングする領域を示している。

【００２４】次に、本発明のＮチャネル型ＴＦＴの動作
原理を説明する。図５はチャネル部分の断面で、オン状
態を説明する図である。分かりやすくするため、ベース
電極をチャネル部の下におき、ゲート電極はＰＮ接合で
あるのでゲートとベース電極の間をダイオードで接続し
た。そしてソース電極をグランドレベルにし、ソース電
位を基準にドレイン電圧Ｖdsおよびゲート電圧Ｖgsを印
加した。オン状態の場合すなわちゲート電位がソースよ
り高い場合、ゲート電極３０は、ゲートポリシリコンの
ＰＮ接合部分で順バイアスとなり、ＰおよびＮドープ領
域の全域に電圧が印加される。そして、ベース電極１３
は、ゲート電極３０のＮドープ領域３２の金属膜４０を
介してゲート電圧が印加されることになる。ベース電極
１３はＰ型にドープし、チャネル部１４は真性（ｉ
型）、ソース電極１１はＮ型にドープしているので、ベ
ース電極とソース電極間はＰｉＮ接合となっている。こ
のため、ベース電極とソース電極の電位差により、ベー
ス電極からチャネル部分へホールが注入され前述の説明
により、しきい値電圧が低下する。

【００２５】次にオフの状態を説明する。図７はオフ状
態のチャネル部分の断面図であり、Ｖgsは反対極性にし
た。オフ状態の場合つまりゲート電位がソースより低い
場合、ゲートポリシリコンは、ＰＮ接合部分で逆バイア
スとなる。したがって、ゲート電極のＮドープ領域にお
いて電圧は印加されず、ベース電極にゲート電圧は印加
されない。さらに、Ｐドープ領域にのみ電圧が印加され
るため、チャネル部分への電界を与えるゲート長はLoff
となる。オン状態の場合図４に示すようにゲート長はＬ
ｏｎとチャネル部分のゲート電極全面であったので、オ
ン状態に比べオフ状態は実効のゲート電極面積が小さく
なる。したがって、オフ状態でチャネル部分でゲート電
極の電界による蓄積層のできるところは、図７に示すよ
うにゲート電極Ｐドープ層の部分の直下のみである。な
お、蓄積層ができると、ゲート電極の電界強度に従い導
電率が高くなる。蓄積層ができないその他の部分は、低
い導電率のままである。この低い導電率の領域の存在に
より、ドレイン電極とチャネル部分の蓄積層との間に発
生する電界を緩和することができる。したがって、オフ
のリーク電流は、低く抑さえられる。

【００２６】実施例２ 本発明のＰチャネル型ＴＦＴの真上図を図８に示す。基
板はガラス基板である。第１層目は、半導体層１０であ
り、真性半導体の多結晶であるポリシリコン薄膜によっ
て形成され、ソース電極１１，ドレイン電極１２，ベー
ス電極１３，チャネル部１４から構成される。ソース電
極１１およびドレイン電極１２はＰドープされ、ベース
電極１３はＮドープされ、チャネル部はドーピングされ
ず真性である。第２層目は、図１に図示されてないが、
ゲート絶縁膜層２０であり、酸化シリコン薄膜によって
形成される。該ゲート絶縁膜層２０は、第３層目のゲー
ト電極３０と同じ形状であり、半導体層１０とゲート電
極３０とを絶縁している。第３層目は、ゲート電極３０
であり、ポリシリコン薄膜によって形成される。該ゲー
ト電極３０は、Ｐドープ領域３１，Ｎドープ領域３２に
より構成され、ゲート信号側はＰドープ，半導体層１０
のチャネル部１４上部において外側がＮドープ，真ん中
がＰドープ，ベース電極側がＮドープされている。ま
た、ベース電極をドーピングするため、本実施例では、
ゲート絶縁膜層２０およびゲート電極３０はベース電極
のところでくり抜いた構造となっている。第４層目は、
金属膜４０であり、例えばアルミニウムで形成され、ゲ
ート電極３０のＰドープ領域３１とベース電極１３とを
電気的に接続する。また、Ｎチャネル型ＴＦＴと同時に
作成可能である。

【００２７】実施例３ 本発明のＮチャネル型ＴＦＴを用いて構成したＴＦＴア
クティブマトリクスの単位画素の平面図を図９に示す。
アクティブマトリクスはガラス基板上に形成した走査電
極５１とこれに交差するように形成された信号電極５２
と、これらの電極の交差部付近に形成されたＴＦＴと、
前記ＴＦＴのソース電極に接続された画素電極５３から
構成される。なお、スルーホール５４により、各層間に
電気的に接続している。ベース電極がチャネル部に接続
されているため、サブゲート用の配線を設ける必要がな
く、開口率の低下はベース電極の部分にのみにとどま
る。本発明のＮチャネル型ＴＦＴ０２と本発明のＰチャ
ネル型ＴＦＴ０３を用いて構成した液晶表示装置に用い
られるシフトレジスタ回路およびバッファ回路を図１０
に示す。シフトレジスタ回路は、アナログスイッチ０４
と相補型インバーター０５より構成され、外部から２相
クロックＣＬＫ１とＣＬＫ２とそれぞれの反転クロック
でタイミングを取り、入力電圧Ｖinを反転、シフトして
バッファに転送する。同時にこれが次段のシフトレジス
タの入力電圧となる。バッファ回路は、相補型インバー
ター０５より構成され、シフトレジスタの出力信号を増
幅し、アクティブマトリクスにＶout を出力する。相補
型インバーター０５は、本発明のＮチャネル型ＴＦＴ０
２と本発明のＰチャネル型ＴＦＴ０３で構成される。前
述のように本発明の半導体素子はしきい値電圧が低いた
め、低い入力電圧Ｖinでスイッチングが可能となり、回
路の消費電力を低減できる。さらに、オフのリーク電流
も低く抑さえたため、ドライバＴＦＴがオン状態の場合
の負荷ＴＦＴにおけるリーク電流が小さくなることから
も消費電力を低減できる。アナログスイッチ０４もま
た、本発明のＮチャネル型ＴＦＴ０２と本発明のＰチャ
ネル型TFT03で構成される。前述のように本発明のＴＦ
Ｔはしきい値電圧が低いため、低い電圧のクロックでス
イッチングが可能となり、回路の消費電力を低減でき
る。また、サブゲート用の配線も不要であり、回路は簡
易となる。

【００２８】

【発明の効果】本発明のＴＦＴは、マスクパターンを変
更するだけで、ＴＦＴのオフのリーク電流を下げ、しき
い値電圧を低下することができる。画素駆動ＴＦＴのオ
フのリーク電流が下がることにより、画素の保持電圧が
一定に保つことができ、画質が向上する。さらに、しき
い値電圧が低下することにより、画素駆動ＴＦＴおよび
周辺回路ＴＦＴの動作電圧を下げることができ、消費電
力が低減する。

【００２９】また、液晶表示装置の表示品質が向上する
だけでなく、消費電力も低減することができる。

【図面の簡単な説明】

【図１】本発明のＮチャネル型ＴＦＴの真上図。

【図２】図１におけるＡ−Ａ′の断面図。

【図３】図１におけるＢ−Ｂ′の断面図。

【図４】図１において半導体膜層だけを記し、ホールの
動きを説明する図。

【図５】図２のソース端Ｘ−Ｘ′のポテンシャルを示す
図。

【図６】本発明のＮチャネル型ＴＦＴのオン状態を説明
する図。

【図７】本発明のＮチャネル型ＴＦＴのオフ状態を説明
する図。

【図８】本発明のＰチャネル型ＴＦＴの真上図。

【図９】本発明のＮチャネル型ＴＦＴを用いて構成した
液晶表示装置の単位画素の平面図。

【図１０】本発明の半導体素子を用いて構成した液晶表
示装置のシフトレジスタ回路とバッファ回路を示す図。

【図１１】従来の技術であるポリシリコンゲートＰＮＰ
接合型ＴＦＴを説明する図。

【図１２】本発明のＮチャネル型ＴＦＴの第１層目の説
明図。

【図１３】本発明のＮチャネル型ＴＦＴの第３層目の説
明図。

【図１４】本発明のＮチャネル型ＴＦＴの第４層目の説
明図。

【符号の説明】

０２…本発明のＮ型半導体素子の略記号、０３…本発明
のＰ型半導体素子の略記号、０４…本発明の半導体素子
で構成したアナログスイッチ回路、０５…本発明の半導
体素子で構成した相補型インバーター回路、１０…半導
体層、１１…ソース電極、１２…ドレイン電極、１３…
ベース電極、１４…チャネル部、２０…ゲート絶縁膜
層、３０…ゲート電極、３１…ゲートポリシリコンにお
けるＰドープ領域、３２…ゲートポリシリコンにおける
Ｎドープ領域、４０…金属膜、５１…走査電極、５２…
信号電極、５３…画素電極、５４…スルーホール。

Claims (3)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に真性半導体薄膜層を形成し、
   ゲート絶縁膜を介してポリシリコンゲート電極、前記真
   性半導体薄膜層においてＮ型にドープしたソース電極お
   よびドレイン電極を有し、電子を主たる電流担体とする
   Ｎチャネル型薄膜トランジスタにおいて、前記真性半導
   体薄膜層はＮ型にドープしたソース電極およびドレイン
   電極のほかにＰ型にドープしたベース電極を有し、ポリ
   シリコンゲート電極は前記真性半導体層のベース電極と
   前記ベース電極のチャネル部分を挟んで対向する側にゲ
   ート信号配線に接続し、前記ポリシリコン電極は前記ゲ
   ート信号配線に接続されている側においてＰ型にドープ
   しベース電極側をＮ型にドープしチャネル上においてソ
   ースおよびドレイン側をＮ型にその真ん中をＰ型にドー
   プしてＰＮ接合とし、前記ベース電極と前記ポリシリコ
   ンゲート電極のベース電極側のＮ型部分とを金属薄膜を
   介して接続する構成を特徴とするＮチャネル型薄膜トラ
   ンジスタ。
2. 【請求項２】絶縁基板上に真性半導体薄膜層を形成し、
   ゲート絶縁膜を介してポリシリコンゲート電極、前記真
   性半導体薄膜層においてＰ型にドープしたソース電極お
   よびドレイン電極を有し、ホールを主たる電流担体とす
   るＰチャネル型薄膜トランジスタにおいて、前記真性半
   導体薄膜層はＰ型にドープしたソース電極およびドレイ
   ン電極のほかにＮ型にドープしたベース電極を有し、ポ
   リシリコンゲート電極は前記真性半導体層のベース電極
   と前記ベース電極のチャネル部分を挟んで対向する側に
   ゲート信号配線に接続し、前記ポリシリコン電極は前記
   ゲート信号配線に接続されている側においてＮ型にドー
   プしベース電極側をＰ型にドープしチャネル上において
   ソースおよびドレイン側をＰ型にその真ん中をＮ型にド
   ープしてＰＮ接合とし、前記ベース電極と前記ポリシリ
   コンゲート電極のベース電極側のＰ型部分とを金属薄膜
   を介して接続する構成を特徴とするＰチャネル型薄膜ト
   ランジスタ。
3. 【請求項３】一対の基板と、この一対の基板に狭持され
   た液晶層と、複数の能動素子を有する液晶表示装置にお
   いて、前記複数の能動素子の少なくとも１つは、請求項
   １若しくは請求項２に記載の薄膜トランジスタによって
   構成されることを特徴とする液晶表示装置。