JPH10268254A

JPH10268254A - 液晶表示装置

Info

Publication number: JPH10268254A
Application number: JP7422097A
Authority: JP
Inventors: Satoshi Takenaka; 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-03-26
Filing date: 1997-03-26
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】高電圧駆動回路と低電圧駆動回路とが共存す
るような駆動回路を備えるアクティブマトリクス基板を
備える液晶表示装置において、高電圧駆動回路に用いる
ＴＦＴの構造を最適化して、その信頼性を向上すること
のできる構成を提案すること。【解決手段】液晶表示装置のアクティブマトリクス基
板において、その駆動回路８２、８３を構成するオフセ
ットゲート構造のＴＦＴのうち、レベルシフタ８５、８
９で１２Ｖ駆動されるＴＦＴのオフセット長は、その他
の５Ｖ駆動されるＴＦＴのオフセット長に比較して長く
して、その信頼性を確保してある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オフセットゲート
構造またはＬＤＤ構造の薄膜トランジスタ（以下、ＴＦ
Ｔという。）を用いて回路構成した駆動回路を備えるア
クティブマトリクス基板を有する液晶表示装置に関する
ものである。さらに詳しくは、駆動回路を構成するオフ
セットゲート構造またはＬＤＤ構造のＴＦＴに対するオ
フセット長またはＬＤＤ長の最適化技術に関するもので
ある。

【０００２】

【従来の技術】液晶表示装置に用いる駆動回路内蔵型の
アクティブマトリクス基板では、逆導電型のＴＦＴを用
いて駆動回路が構成されているとともに、画素領域には
画素スイッチング用のＴＦＴが構成される。ここで、Ｔ
ＦＴをセルフアライン構造で構成すると、図１２にセル
フアライン構造のＮ型のＴＦＴおよびＰ型のＴＦＴの伝
達特性をそれぞれ実線Ｌ１、Ｌ２で示すように、オフリ
ーク電流が大きいという問題点がある。このように、オ
フリーク電流が大きなＴＦＴを画素スイッチング用に用
いると、コントラスト低下、表示むら、フリッカなどの
原因となる。また、オフリーク電流が大きなＴＦＴで駆
動回路を構成すると、誤作動を引き起こす原因となる。

【０００３】そこで、アクティブマトリクス基板に用い
られるＴＦＴとしては、オフセットゲート構造またはＬ
ＤＤ構造のＴＦＴが用いられる傾向にある。このタイプ
のＴＦＴでは、ドレイン端での電界強度が緩和されるの
で、図１３にオフセットゲート構造またはＬＤＤ構造の
Ｎ型のＴＦＴおよびＰ型のＴＦＴの伝達特性をそれぞれ
実線Ｌ３、Ｌ４で示すように、オフリーク電流を低減で
きる。従って、オフセットゲート構造またはＬＤＤ構造
のＴＦＴを画素スイッチング用に用いると、コントラス
ト低下などを防止できる。また、オフセットゲート構造
またはＬＤＤ構造のＴＦＴで駆動回路を構成すると、誤
作動を防止できるとともに、耐電圧が高い分、チャネル
長を短くできるので、寄生容量の影響などを抑えること
もできる。なお、同一の構造であれば、セルフアライン
構造、オフセット構造、およびＬＤＤ構造のいずれの場
合でも、Ｎ型のＴＦＴはＰ型のＴＦＴに比較してオン電
流が大きい。

【０００４】

【発明が解決しようとする課題】このように構成した液
晶表示装置では、駆動回路の高速駆動を可能とするた
め、シフトレジスタなどを構成するＴＦＴについては５
Ｖ駆動のままで、アナログスイッチに信号出力するレベ
ルシフタなどではＴＦＴを１２Ｖ位の高電圧駆動するこ
とが考えられている。このように高電圧駆動されるＴＦ
Ｔも、オフセットゲート構造やＬＤＤ構造になっている
ため、セルフアライン構造のＴＦＴからみれば信頼性が
高いが、従来構造のままでは、前記した高電圧駆動条件
下では十分な信頼性が得られないという問題点がある。

【０００５】そこで、本発明の課題は、一対の基板間に
液晶が封入されてなり、該一対の基板のうちの一方の基
板上には高電圧駆動回路と低電圧駆動回路とが共存する
ような駆動回路を備える液晶表示装置において、高電圧
駆動回路に用いるＴＦＴの構造を最適化して、その信頼
性を向上することのできる構成を提案することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、一対の基板間に液晶が封入されてな
り、該一対の基板のうちの一方の基板上には、ゲート電
極に対してゲート絶縁膜を介して対峙するチャネル領
域、および該チャネル領域に接続するソース・ドレイン
領域、前記ゲート電極の端部に前記ゲート絶縁膜を介し
て対峙するオフセット領域を備えるオフセットゲート構
造のＴＦＴを用いてデータ側または走査側の駆動回路が
構成された液晶表示装置において、前記駆動回路に用い
た前記ＴＦＴのうち、高電圧駆動されるＴＦＴは、低電
圧駆動されるＴＦＴのオフセット長より長いオフセット
長を有していることを特徴とする。

【０００７】本願発明者はアクティブマトリクス型液晶
表示パネルの実駆動耐久試験を行った。そして、画像の
コントラスト低下という不具合が生じた。そこで、実駆
動耐久試験終了後に、このパネルを分解して内部のＴＦ
Ｔの特性変化を調べた。その結果、インバータを構成す
るＴＦＴの特性劣化が著しいことが判明した。ところで
リングシレータ回路はインバータの組合せにより形成さ
れている。これを用いればパネル信頼性評価に対して非
常に有効であると考えられる。

【０００８】そこで、試験用の簡単なリングオシレータ
回路を用いて実験を行った。本願発明者が繰り返し行っ
たリングオシレータのバイアス印加試験などの結果によ
れば、この試験でのストレスが発振周波数、ＴＦＴのオ
ン電流、あるいはしきい値電圧に及ぼす影響は、ＴＦＴ
の構造によって大きく相違するという新たな知見を得
た。すなわち、同じ構造のＴＦＴではバイアス電圧が高
いほど、発振周波数の低下、オン電流の低下、およびし
きい値電圧のシフトが大きい。また、同じオフセット構
造のＴＦＴに同じバイアスをかけても、オフセット長の
長いＴＦＴほど、発振周波数の低下、オン電流の低下、
およびしきい値電圧のシフトが小さい。そこで、本発明
では、駆動回路を構成するＴＦＴをオフセットゲート構
造とし、かつ、その一部のＴＦＴについてはオフセット
長を長くすることによって、信頼性を向上する。すなわ
ち、本発明では、駆動回路を構成する全てのＴＦＴにつ
いてオフセット長を長くするのではなく、高電圧駆動さ
れるＴＦＴについてのみオフセット長を長めに設定し、
従来とおり低電圧駆動される他の駆動回路用のＴＦＴに
ついてはオフセット長を短めに設定したままである。こ
のため、低電圧駆動されるＴＦＴついては大きなオン電
流を確保してあるので、高速動作が可能である一方、高
電圧駆動されるＴＦＴについては駆動電圧が高いので、
オフセット長を長めに設定しただけではオン電流のレベ
ルが大きく低下することはない。それ故、駆動回路の一
部で高電圧駆動した効果をそのまま活かすことができ、
高速動作を実現できる。

【０００９】本発明では、前記の高電圧駆動される駆動
回路のＴＦＴであっても、オフセット長が長すぎるとオ
ン電流が著しく小さくなることから、そのオフセット長
を２．０μｍ以下とすることが好ましい。

【００１０】また、オフセット長を２．０μｍ以下の条
件で、オフセット長を延ばしていっても信頼性を改善す
る度合いがサチレートしていく傾向にあることから、前
記の高電圧駆動されるＴＦＴについては、オフセット長
を０．２５μｍから１．０μｍまでの範囲とすることが
好ましい。

【００１１】また、信頼性を向上するのに適したオフセ
ット長の範囲は、ゲート絶縁膜の膜厚によってシフトす
る傾向がある。そこで、通常、形成されるゲート絶縁膜
の膜厚であればいずれの膜厚であっても、オフセット長
を延ばした効果が得られるように、そのオフセット長に
ついては０．５μｍから０．７５μｍまでの範囲とする
ことが好ましい。

【００１２】また、前記駆動回路でＣＭＯＳ回路を構成
する逆導電型のＴＦＴのうち、Ｎ型のＴＦＴでは、オフ
セット長がＰ型のＴＦＴのオフセット長より長いことが
好ましい。このように構成すると、Ｎ型のＴＦＴとＰ型
のＴＦＴとの間でオン電流のバランスをとることができ
るので、誤作動を防止することができる。

【００１３】さらに、前記アクティブマトリクス基板に
構成されている画素領域には、前記の低電圧駆動される
ＴＦＴよりもオフセット長の長い画素スイッチング用の
ＴＦＴを用いることが好ましい。

【００１４】本発明において、前記ソース・ドレイン領
域には、前記オフセット領域に代えてＬＤＤ領域を構成
してもよい。すなわち、本発明はＬＤＤ構造のＴＦＴに
も当てはまる。

【００１５】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１６】［アクティブマトリクス基板の全体構成）
図１（Ａ）は、液晶表示装置のアクティブマトリクス基
板の構成を模式的に示すブロック図である。

【００１７】図１（Ａ）に示すように、液晶表示装置用
のアクティブマトリクス基板では、ガラス製などの透明
基板上に、アルミニウム、タンタル、モリブデン、チタ
ン、タングステンなどの金属膜からなるデータ線９０お
よび走査線９１で区画形成された画素領域が構成され、
そこには、画素用のＴＦＴ３０を介して画像信号が入力
される液晶容量９４（液晶セル）が存在する。データ線
９０に対しては、シフトレジスタ８４、レベルシフタ８
５、ビデオライン８７、アナログスイッチ８６を備える
データ側駆動回路８２が構成されている。走査線９１に
対しては、シフトレジスタ８８およびレベルシフタ８９
を備える走査側駆動回路８３が構成されている。なお、
画素領域には、前段の走査線９１との間に保持容量９３
が形成され、この保持容量９３は、液晶容量９４での電
荷の保持特性を高める機能を有している。

【００１８】また、アクティブマトリクス基板上にはデ
ータ側駆動回路８２と反対側にリセット信号線９２が構
成される場合があり、リセット信号線９２（プリチャー
ジ線）からデータ線９０へのリセット電位（プリチャー
ジ電位）の給断はＴＦＴ４０によって行われる。すなわ
ち、データ線９０に画像信号を供給する直前にリセット
信号線９２から所定の極性をもつリセット電位を印加
し、画像信号がデータ線９０に供給される前にデータ線
９２の充放電を殆ど済ませておくのである。

【００１９】［ＴＦＴの基本構成］本形態に係るアクテ
ィブマトリクス基板に用いるＴＦＴは、いずれもオフセ
ットゲート構造またはＬＤＤ構造であるため、オフセッ
トゲート構造のＴＦＴを図２を参照して説明しておく。

【００２０】図２は、オフセットゲート構造のＴＦＴの
縦断面図である。図２に示すように、ＴＦＴは、ガラス
基板５０上に、アルミニウム、タンタル、モリブデン、
チタン、タングステンなどからなるゲート電極４と、こ
のゲート電極４に対してシリコン酸化膜からなるゲート
絶縁膜２を介して対峙するチャネル領域５と、このチャ
ネル領域５に接続するソース・ドレイン領域８とを備え
ている。このＴＦＴでは、シリコン酸化膜からなる層間
絶縁膜５２の上層側に位置する配線層４０がコンタクト
ホール９を介してソース・ドレイン領域８の高濃度ソー
ス・ドレイン領域６に電気的接続している。ガラス基板
５０の表面側には、シリコン酸化膜からなる下地保護膜
５１が形成されている。

【００２１】このような構造のＴＦＴをオフセットゲー
ト構造またはＬＤＤ構造として形成すると、オフリーク
電流が低減することに加えて、その耐電圧が向上する
分、チャネル長を短くできるので、寄生容量の影響など
を抑えることができる。

【００２２】そこで、本形態に係るＴＦＴでは、ソース
・ドレイン領域８のうち、ゲート電極４の端部に対して
ゲート絶縁膜２を介して対峙する部分には、不純物が導
入されていないか、あるいはチャネルドープによってチ
ャネル領域５と同程度の不純物しか導入されていないオ
フセット領域７が形成されている。ここで、ソース・ド
レイン領域８のうち、ゲート電極４の端部に対してゲー
ト絶縁膜２を介して対峙する部分（オフセット領域７に
相当する部分）に低濃度の不純物を導入しておけば、Ｌ
ＤＤ構造のＴＦＴとなる。

【００２３】［ＣＭＯＳ回路の基本構成］図１（Ｂ）に
示すように、データ側および走査側の駆動回路８２、８
３では、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによっ
てＣＭＯＳ回路が構成されている。このようなＣＭＯＳ
回路は、１段あるいは２段以上でインバータ回路を構成
する。

【００２４】このようにしてＣＭＯＳ回路をＮ型のＴＦ
Ｔ１０とＰ型のＴＦＴ２０で構成するにあたって、従来
技術の説明の中で図１２、図１３を参照して触れたよう
に、同じ構造のＴＦＴであればＮ型のＴＦＴ１０の方が
Ｐ型のＴＦＴ２０よりもオン電流が大きくなる傾向があ
ることから、いずれのＴＦＴ１０、２０についても図２
を参照して説明したオフセットゲート構造またはＬＤＤ
構造とする場合には、Ｎ型のＴＦＴ１０のオフセット長
またはＬＤＤ長をＰ型のＴＦＴ２０のオフセット長また
はＬＤＤ長より長く設定し、双方の電流バランスをとる
ことが好ましい。このようにして、ＣＭＯＳ回路を構成
するＴＦＴ１０、２０の間でオン電流のバランスをとる
と、ＣＭＯＳ回路が誤作動しにくいので、信頼性の高い
データ側および走査側の駆動回路８２、８３を備えたア
クティブマトリクス基板、および液晶表示パネルを構成
できる。

【００２５】［オフセット長の検討］このように構成し
たアクティブマトリクス基板において、そのデータ側お
よび走査側の駆動回路８２、８３では、高速動作を実現
するために、レベルシフタ８５、８９を設け、そこでは
駆動電圧として１２Ｖを用いるなど、レベルシフタ８
５、８９を構成するＴＦＴ１０、２０は高電圧駆動され
る。その他の駆動回路では従来どおり、駆動電圧が５Ｖ
の低電圧駆動である。しかし、このように構成した駆動
回路８２、８３では、高電圧駆動される側のＴＦＴがそ
の駆動電圧に耐え得るほどの信頼性を有していない。

【００２６】［リングオシレータのバイアスストレス試
験１］その理由を解明するにあたって、本願発明者は、
オフセットゲート構造のＴＦＴとセルフアライン構造の
ＴＦＴとを用いて１３段のリングオシレータを構成し、
バイアス電圧を変えて常温で１時間、駆動したときの発
振周波数の時間的変化を検討した。その結果を図３に示
す。図３において、オフセット長が０．７５μｍのＮ型
のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用
い、かつ、バイアス電圧を１２Ｖ、１５Ｖ、１８Ｖとし
たときの発振周波数の時間的変化をそれぞれ実線Ｌ１
１、Ｌ１２、Ｌ１３で示し、比較例として、セルフアラ
イン構造のＮ型のＴＦＴとセルフアライン構造のＰ型の
ＴＦＴとを用い、かつ、バイアス電圧を１５Ｖとしたと
きの発振周波数の時間的変化を実線Ｌ１４で示してあ
る。

【００２７】このようにして行ったリングオシレータへ
のバイアス印加試験によれば、セルフアライン構造のＮ
型のＴＦＴとセルフアライン構造のＰ型のＴＦＴとを用
いた場合に、ＴＦＴの劣化に起因する発振周波数の変化
率ｄＦ（％）が大きいことがわかる。また、オフセット
ゲート構造のＮ型のＴＦＴとセルフアライン構造のＰ型
のＴＦＴとを用いた場合には、バイアス電圧が高いほ
ど、ＴＦＴの劣化に起因する発振周波数の変化率ｄＦ
（％）が大きい傾向にある。

【００２８】［リングオシレータのバイアスストレス試
験２］また、同様なリングオシレータのバイアスストレ
ス試験として、オフセットゲート構造のＮ型のＴＦＴと
セルフアライン構造のＰ型のＴＦＴとを用い、いずれも
バイアス電圧を１５Ｖとして、Ｎ型のＴＦＴのオフセッ
ト長とその信頼性との関係を検討した。その結果を図
４、図５に示す。

【００２９】図４には、この試験に用いたＮ型のＴＦＴ
のオフセット長と、１時間後の発振周波数の低下率との
関係を示してある。図５には、この試験に用いたＮ型の
ＴＦＴのオフセット長と、１時間後のＮ型のＴＦＴのし
きい値電圧の変化を示してある。なお、図４、図５にお
いて、オフセット長が０μｍとは、比較例として、セル
フアライン構造のＮ型のＴＦＴとセルフアライン構造の
Ｐ型のＴＦＴとを用いたときの結果である。

【００３０】また、表１にはこの試験（ＢＴ試験）を行
った時の図４、図５に示す結果の値と、試験前後のオン
電流を示してある。

【００３１】

【表１】

【００３２】このようにして行った試験結果（図４、図
５、および表１）からわかるように、前記試験でのスト
レスが発振周波数、しきい値電圧、オン電流に及ぼす影
響は、オフセット長によって大きく相違するという新た
な知見を得た。すなわち、同じオフセット構造のＴＦＴ
に同じバイアスをかけても、オフセット長の長いＴＦＴ
ほど、発振周波数の低下、オン電流の低下、およびしき
い値電圧のシフトが小さい。

【００３３】たとえば、図４に示す結果からわかるよう
に、オフセット長が０．５μｍ以上であれば、発振周波
数の低下が小さく抑えられる。

【００３４】また、図５に示す結果からわかるように、
オフセット長が長いほど、しきい値電圧の変化を抑える
ことができる。

【００３５】さらに、図１に示す結果からわかるよう
に、オフセット長が長いほど、初期のオン電流が小さい
ものの、試験前後の変化が小さい。この傾向はオフセッ
ト長が０．７５μｍ以上で顕著である。

【００３６】［ＴＦＴの耐電圧のオフセット長依存性］
さらにまた、オフセットゲート構造のＴＦＴにおいて、
その耐電圧のオフセット長依存性を図６に示す。この図
から明らかなように、セルフアライン構造のＴＦＴに比
較して、オフセットゲート構造のＴＦＴの方が耐電圧が
高い傾向にあり、この傾向はオフセット長を０．５μｍ
以上としたときに顕著である。

【００３７】［駆動回路を構成するＴＦＴのオフセット
長］そこで、本発明では、駆動回路を構成するＴＦＴ１
０、２０、４０のいずれについても、オフセットゲート
構造とし、かつ、その一部についてはオフセット長を長
くすることによって、信頼性を向上する。すなわち、本
発明では、駆動回路を構成する全てのＴＦＴについてオ
フセット長を長くするのではなく、高電圧駆動されるＴ
ＦＴについてのみオフセット長を長めに設定し、従来ど
おり、低電圧駆動されるその他のＴＦＴ（シフトレジス
タ用ＴＦＴ、アナログスイッチ用のＴＦＴ、プリチャー
ジ用のＴＦＴ、静電保護用のＴＦＴ、バッファ用のＴＦ
Ｔなど）についてはオフセット長を短めに設定したまま
である。このため、低電圧駆動されるＴＦＴついては大
きなオン電流を確保してあるので、高速動作が可能であ
る一方、高電圧駆動されるＴＦＴについては駆動電圧が
高いので、オフセット長を長めに設定しただけではオン
電流のレベルが大きく低下することはない。それ故、駆
動回路の一部で高電圧駆動した効果をそのまま活かすこ
とができ、高速動作を実現できる。

【００３８】［オフセット長の数値限定について］但
し、オフセットゲート構造のＴＦＴにおいて、オフセッ
ト長を延ばすと、オン電流の低下が起きる。たとえば、
ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、０．１２μ
ｍとしたときのオフセット長Ｌosと、セルフアライン構
造のＴＦＴのオン電流Ｉon(S/A) に対するオフセットゲ
ート構造のＴＦＴのオン電流Ｉon(OS)の比Ｉon(OS)／Ｉ
on(S/A) との関係を検討した結果を図７に示す。

【００３９】図７からわかるように、ゲート絶縁膜２の
膜厚ｔoxが０．０６μｍ、０．１２μｍのいずれの場合
でも、オフセット長Ｌosが長いほど、セルフアライン構
造のＴＦＴのオン電流Ｉon(S/A) に対するオフセットゲ
ート構造のＴＦＴのオン電流Ｉon(OS)の比がＩon(OS)／
Ｉon(S/A) 小さくなっていく。すなわち、オフセット長
Ｌosを延ばすということは、オフセットゲート構造のＴ
ＦＴのオン電流Ｉon(OS)を低下させるといえる。そこ
で、高電圧駆動されるＴＦＴのオフセット長を延長する
といっても、オフセット長が長すぎるとオン電流が著し
く小さくなることから、そのオフセット長を２．０μｍ
以下とすることが好ましい。

【００４０】また、ゲート絶縁膜２の膜厚ｔoxを０．０
６μｍ、０．１２μｍしたときのオフセット長Ｌosと、
セルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S
/A)に対するオフセットゲート構造のＴＦＴのオフリー
ク電流Ｉoff (OS)の比Ｉoff(OS)／Ｉoff (S/A) との関
係を検討した結果を図８に示す。この図では、オフセッ
ト長Ｌosが０の条件がセルフアライン構造のＴＦＴに相
当し、そこを基準にしてある。

【００４１】図８からわかるように、オフセット長Ｌos
を延長していくと、オフリーク電流の比Ｉoff (OS)／Ｉ
off (S/A) が小さくなり、オフセットゲート構造のＴＦ
Ｔにすれば、セルフアライン構造のＴＦＴに比較してオ
フリーク電流が改善されることがわかる。但し、オフセ
ット長Ｌosをある程度以上、延長しても、オフリーク電
流の比Ｉoff (OS)／Ｉoff (S/A) がサチレートするだけ
である。たとえば、ゲート絶縁膜２の膜厚ｔoxが０．０
６μｍのときには、オフセット長Ｌosが０．２５μｍか
ら０．７５μｍまでの範囲で、オフリーク電流Ｉoff (O
S)をセルフアライン構造のＴＦＴのオフリーク電流Ｉof
f (S/A) の０．８倍以下にまで改善できるが、それ以
上、オフセット長Ｌosを延ばして、その改善効果はサチ
レートする。また、ゲート絶縁膜２の膜厚ｔoxが０．１
２μｍのときには、オフセット長Ｌosが０．５μｍから
１．０μｍまでの範囲で、オフリーク電流Ｉoff (OS)を
セルフアライン構造のＴＦＴのオフリーク電流Ｉoff (S
/A) の０．８倍以下にまで改善できるが、それ以上、オ
フセット長Ｌosを延ばしてもその改善効果はサチレート
する。それ故、本形態において、高電圧駆動されるＴＦ
Ｔについては、オフセット長を０．２５μｍから１．０
μｍまでの範囲とすることが好ましい。

【００４２】また、ゲート絶縁膜２の膜厚ｔoxを０．０
６μｍ、０．１２μｍの場合で説明したように、信頼性
を向上するのに適したオフセット長の範囲は、ゲート絶
縁膜２の膜厚によってシフトする傾向がある。そこで、
本形態では、通常、形成されるゲート絶縁膜２の膜厚で
あればいずれの膜厚であっても、オフセット長を延ばし
た効果が得られるように、そのオフセット長については
０．５μｍから０．７５μｍまでの範囲とすることが好
ましい。

【００４３】［ＬＤＤ構造について］本願発明者が繰り
返し行った検討結果によれば、上記の各検討結果および
適正なオフセット長は、オフセットゲート構造に代えて
ＬＤＤ構造としたときにも適合する。従って、ＬＤＤ構
造のＴＦＴであれば、上記の説明において、オフセット
領域をＬＤＤ領域と置き換え、オフセット長をＬＤＤ長
と置き換えばよい。

【００４４】（画素領域のＴＦＴ）図１（Ａ）に示した
ように、データ線９０および走査線９１で区画形成され
た画素領域には画素スイッチング用のＴＦＴ３０が構成
される。このＮ型の画素用ＴＦＴ３０についても、オフ
セットゲート構造またはＬＤＤ構造にしてオフリーク電
流を低減することが好ましい。但し、Ｎ型およびＰ型の
駆動回路用ＴＦＴ１０、２０についても、Ｎ型の画素用
ＴＦＴ３０と同様なレベルにまでオフリーク電流を低減
すると、それに伴ってオン電流が小さくなりすぎて駆動
回路の動作速度が低下したり、必要な電源電圧が増大し
たりする。このような駆動回路の動作速度の低下は、液
晶表示装置において高品位の表示の妨げになる。また、
必要な電源電圧の増大は、消費電力の低減の妨げとな
る。そこで、駆動回路用ＴＦＴ１０、２０についてはオ
フリーク電流の低減と大きなオン電流の確保とを図ると
ともに、画素用ＴＦＴ３０についてはオフリーク電流の
低減を図ることを重視するという観点から、ＴＦＴ３０
のオフセット長またはＬＤＤ長は、駆動回路を構成する
ＴＦＴ１０、２０のうち、前記の低電圧駆動されるＴＦ
Ｔのオフセット長またはＬＤＤ長より長くなるように構
成することが好ましい。

【００４５】［アクティブマトリクス基板上のＴＦＴ］
以上説明したように、液晶表示装置の駆動回路内蔵型の
アクティブマトリクス基板では、図９に示すように、概
ね３種類のＴＦＴ１０、２０、３０が形成されることに
なる。図９には、左側領域から右側領域に向かって、Ｎ
型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用ＴＦＴ２
０、およびＮ型の画素用ＴＦＴ３０が同一の絶縁基板５
０の上に形成されている状態を示してある。これらのい
ずれのＴＦＴ１０、２０、３０も、ソース・ドレイン領
域のうち、ゲート電極１４、２４、３４の端部にゲート
絶縁膜１２、２２、３２を介して対峙する部分には、オ
フセット領域、あるいは低濃度ソース・ドレイン領域か
らなるＬＤＤ領域１７、２７、３７が形成されることに
なる。

【００４６】このような構成のアクティブマトリクス基
板の製造方法を説明する。ここで、オフセットゲート構
造のＴＦＴおよびＬＤＤ構造のＴＦＴは、いずれも製造
工程の大部分が共通するので、以下の説明ではＬＤＤ構
造を形成していく場合を中心に説明し、その説明の中で
オフセットゲート構造を説明していく。

【００４７】まず、図１０（Ａ）に示すように、ガラス
製の基板５０に対してＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約２０００〜５０００オングストロームの
シリコン酸化膜からなる下地保護膜５１を形成する。次
に基板５０の温度を３５０℃に設定して、下地保護膜５
１の表面にプラズマＣＶＤ法により厚さが約３００〜７
００オングストロームのアモルファスのシリコン膜から
なる半導体膜を形成する。次にアモルファスのシリコン
膜からなる半導体膜に対して、レーザアニールまたは固
相成長法などの結晶化工程を行い、半導体膜をポリシリ
コン膜にまで結晶化しておく。レーザアニール法では、
たとえば、エキシマレーザのビーム長が４００ｍｍのラ
インビームを用い、その出力強度はたとえば２００ｍＪ
／ｃｍ²である。ラインビームについてはその幅方向に
おけるレーザ強度のピーク値の９０％に相当する部分が
各領域毎に重なるようにラインビームを走査していく。

【００４８】次に、ポリシリコン膜をパターニングして
島状の半導体膜１１、２１、３１とし、その表面に対し
て、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなど
を原料ガスとしてプラズマＣＶＤ法により厚さが約６０
０〜１５００オングストロームのシリコン酸化膜または
窒化膜からなるゲート絶縁膜１２、２２、３２を形成す
る（ゲート絶縁膜形成工程）。

【００４９】次に、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどを含む金属膜からなる導
電膜をスパッタ法により形成した後、導電膜をパターニ
ングし、各ＴＦＴのゲート電極１４、２４、３４を形成
する（ゲート電極形成工程）。

【００５０】次に、図１０（Ｂ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域をレジストマスク６１で覆う。この状態で、約
１０¹³ｃｍ^-2のドーズ量でボロンイオンを打ち込むと、
シリコン薄膜２１にはゲート電極２４に対して自己整合
的に不純物濃度が約１０¹⁸ｃｍ^-3の低濃度Ｐ型領域２３
が形成される。なお、不純物が導入されなかった部分が
チャネル領域２５となる。

【００５１】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｐ型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造
ではなく、オフセットゲート構造となる。

【００５２】次に、図１０（Ｃ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２
で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でリン
イオンを打ち込むと、シリコン薄膜１１、３１にはゲー
ト電極１４、３４に対して自己整合的に不純物濃度が約
１０¹⁸ｃｍ^-3の低濃度Ｎ型領域１３、３３が形成され
る。なお、不純物が導入されなかった部分がチャネル領
域１５、３５となる。

【００５３】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の
画素用ＴＦＴ３０は、ＬＤＤ構造ではなく、オフセット
ゲート構造となる。

【００５４】次に、図１０（Ｄ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域に加えて、ゲート電極２４をも広めに覆うレジ
ストマスク６３を形成する。ここで、レジストマスク６
３は、実施に形態１ないし３に示した高濃度ソース・ド
レイン領域６が形成されるようなパターンで形成する。
この状態で、低濃度Ｐ型領域２３に約１０¹⁵ｃｍ^-2のド
ーズ量でボロンイオンを打ち込で、不純物濃度が約１０
²⁰ｃｍ^-3の高濃度ソース・ドレイン領域２６を形成す
る。低濃度Ｐ型領域２３のうちレジストマスク６３で覆
われていた部分は、そのままＬＤＤ領域２７（低濃度ソ
ース・ドレイン領域）として残る。このようにしてＰ型
の駆動回路用ＴＦＴ２０を形成する。

【００５５】次に、図１０（Ｅ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極
１４、３４をも広めに覆うレジストマスク６４を形成す
る。この状態で、低濃度Ｎ型領域１３、２３に約１０¹⁵
ｃｍ^-2のドーズ量でリンイオンを打ち込んで、不純物濃
度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域１
６、３６を形成する。低濃度Ｎ型領域１３、２３のう
ち、レジストマスク６４で覆われていた部分は、そのま
ま不純物濃度が約１０¹⁸ｃｍ^-3のＬＤＤ領域１７、３７
（低濃度ソース・ドレイン領域）として残る。このよう
にして、Ｎ型の駆動回路用ＴＦＴ１０およびＮ型の画素
用ＴＦＴ３０を形成する。

【００５６】以降、図９に示すように、層間絶縁膜５２
を形成した後、活性化のためのアニールを行い、しかる
後にコンタクトホールを形成した後、ソース・ドレイン
電極４１、４２、４３、４４、４５を形成すれば、アク
ティブマトリクス基板を製造できる。

【００５７】このような製造方法では、図１０（Ｄ）、
（Ｅ）に示す高濃度の不純物を導入するときに用いたレ
ジストマスク６３、６４がゲート電極１５、２５、３５
をどれ位広めに覆うかによって、ＬＬＤ領域１７、２
７、３７の長さ寸法（ＬＤＤ長）やオフセット領域の長
さ寸法（オフセット長）が規定される。それ故、前記し
た最適なオフセット長を得るのに見合うようなレジスト
マスク６３、６４を各ＴＦＴ毎に形成するだけで、工程
数を増やすことなく、最適なＬＤＤ構造またはオフセッ
トゲート構造を有するＴＦＴを製造できる。

【００５８】ＴＦＴの製造方法としては、図１０を参照
して説明した方法に限らず、サイドウォールを利用する
方法でもよい。

【００５９】なお、図１１（Ａ）、（Ｂ）に模式的に示
すように、前記のようにして製造した本形態のアクティ
ブマトリクス基板１００（ＴＦＴ基板）には、対向電極
１０１が形成された対向基板１０２をシール層１０３で
所定のセルギャップを確保した状態に貼り合わせる。こ
こで、シール層１０３は部分的に途切れているので、そ
こからシール層１０３の内側に液晶１０４を封入した
後、封止材１０５で塞ぐ。この状態で、対向基板１０１
は、アクティブマトリクス基板１００より小さいので、
各種端子１０７、データ側駆動回路８２、走査側駆動回
路８３は、対向基板の外側に位置することになる。従っ
て、各種端子１０７から各種信号を入力して、データ側
駆動回路８２、および走査側駆動回路８３を介して画素
１０６を駆動すると、それに応じて液晶１０４の配向が
変化し、所定の画像を表示することができる。

【００６０】

【発明の効果】以上説明したように、本発明に係る液晶
表示装置のアクティブマトリクス基板では、その駆動回
路を構成するＴＦＴのうち、高電圧駆動されるＴＦＴに
ついては、低電圧駆動されるＴＦＴよりも長いオフセッ
ト長をもつように構成してある。従って、本発明によれ
ば、高電圧駆動されるＴＦＴをオフセットゲート構造と
し、かつ、そのオフセット長を長くしてあるので、高電
圧駆動方式を採用した場合でも十分な信頼性を有する。
しかも、低電圧駆動されるその他のＴＦＴについてはオ
フセット長を短めに設定したままであるため、低電圧駆
動されるＴＦＴついては大きなオン電流を確保してある
ので、高速動作が可能である一方、高電圧駆動されるＴ
ＦＴについては駆動電圧が高いので、オフセット長を長
めに設定しただけではオン電流のレベルが大きく低下す
ることはない。それ故、駆動回路の一部で高電圧駆動し
た効果をそのまま活かすことができ、高速動作を実現で
きる。

【図面の簡単な説明】

【図１】（Ａ）は液晶表示装置のアクティブマトリクス
基板の構成を模式的に示すブロック図、（Ｂ）はＣＭＯ
Ｓ回路の回路図である。

【図２】オフセットゲート構造のＴＦＴの縦断面図であ
る。

【図３】オフセットゲート構造のＴＦＴとセルフアライ
ン構造のＴＦＴとを用いて１３段のリングオシレータを
構成し、バイアス電圧を変えて常温で１時間、駆動した
ときの発振周波数の時間的変化を示すグラフである。

【図４】オフセットゲート構造のＮ型のＴＦＴとセルフ
アライン構造のＰ型のＴＦＴとを用いて１３段のリング
オシレータを構成し、バイアス電圧を変えて常温で１時
間、駆動したときのオフセット長と発振周波数の低下率
との関係を示すグラフである。

【図５】オフセットゲート構造のＮ型のＴＦＴとセルフ
アライン構造のＰ型のＴＦＴとを用いて１３段のリング
オシレータを構成し、バイアス電圧を変えて常温で１時
間、駆動したときのオフセット長としきい値電圧変化量
との関係を示すグラフである。

【図６】オフセットゲート構造のＴＦＴにおけるオフセ
ット長と耐電圧との関係を示すグラフである。

【図７】ゲート絶縁膜の膜厚ｔoxを０．０６μｍ、０．
１２μｍしたときのオフセット長Ｌosと、セルフアライ
ン構造のＴＦＴのオン電流Ｉon(S/A) に対するオフセッ
トゲート構造のＴＦＴのオン電流Ｉon(OS)の比Ｉon(OS)
／Ｉon(S/A) との関係を示すグラフである。

【図８】ゲート絶縁膜２の膜厚ｔoxを０．０６μｍ、
０．１２μｍしたときのオフセット長Ｌosと、セルフア
ライン構造のＴＦＴのオフリーク電流Ｉoff (S/A) に対
するオフセットゲート構造のＴＦＴのオフリーク電流Ｉ
off (OS)の比Ｉoff (OS)／Ｉoff (S/A) との関係を示す
グラフである。

【図９】図１（Ａ）、（Ｂ）に示すアクティブマトリク
ス基板に構成される３種類のＴＦＴの断面図である。

【図１０】図９に示すアクティブマトリクス基板の製造
方法の一例を示す工程断面図である。

【図１１】（Ａ）は液晶表示装置の平面図、（Ｂ）はそ
の断面図である。

【図１２】セルフアライン構造のＴＦＴの伝達特性を示
すグラフである。

【図１３】オフセットゲート構造またはＬＤＤ構造のＴ
ＦＴの伝達特性を示すグラフである。

【符号の説明】

２、１２、２２、３２ゲート絶縁膜４、１４、２４、３４ゲート電極５、１５、２５、３５チャネル領域６、１６、２６、３６高濃度ソース・ドレイン領域７オフセット領域８ソース・ドレイン領域９コンタクトホール１０、２０、３０ＴＦＴ１７、２７、３７ＬＤＤ領域１００アクティブマトリクス基板（ＴＦＴ基板）１０１対向電極１０２対向基板１０３シール層１０４液晶１０５封止材１０６画素１０７端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６１７Ａ

Claims

【特許請求の範囲】

【請求項１】一対の基板間に液晶が封入されてなり、
該一対の基板のうちの一方の基板上には、ゲート電極に
対してゲート絶縁膜を介して対峙するチャネル領域、該
チャネル領域に接続するソース・ドレイン領域、および
前記ゲート電極の端部に前記ゲート絶縁膜を介して対峙
するオフセット領域を備えるオフセットゲート構造の薄
膜トランジスタを用いてデータ側または走査側の駆動回
路が構成されてなる液晶表示装置において、前記駆動回路に用いた前記薄膜トランジスタのうち、高
電圧駆動される薄膜トランジスタは、低電圧駆動される
薄膜トランジスタのオフセット長より長いオフセット長
を有していることを特徴とする液晶表示装置。
【請求項２】請求項１において、前記の高電圧駆動さ
れる薄膜トランジスタのオフセット長は２．０μｍ以下
であることを特徴とする液晶表示装置。
【請求項３】請求項１において、前記の高電圧駆動さ
れる薄膜トランジスタのオフセット長は０．２５μｍか
ら１．０μｍまでの範囲にあることを特徴とする液晶表
示装置。
【請求項４】請求項１において、前記の高電圧駆動さ
れる薄膜トランジスタのオフセット長は０．５μｍから
０．７５μｍまでの範囲にあることを特徴とする液晶表
示装置。
【請求項５】請求項１ないし４のいずれかにおいて、
前記駆動回路でＣＭＯＳ回路を構成する逆導電型の薄膜
トランジスタのうち、Ｎ型の薄膜トランジスタはＰ型の
薄膜トランジスタのオフセット長より長いオフセット長
を有していることを特徴とする液晶表示装置。
【請求項６】請求項１ないし５のいずれかにおいて、
前記アクティブマトリクス基板に構成されている画素領
域には、前記駆動回路において低電圧駆動される薄膜ト
ランジスタよりもオフセット長の長い画素スイッチング
用の薄膜トランジスタを有することを特徴とする液晶表
示装置。
【請求項７】請求項１ないし６のいずれかにおいて、
前記アクティブマトリクス基板には、前記オフセットゲ
ート構造の薄膜トランジスタに代えて、前記ソース・ド
レイン領域のうち、前記ゲート電極の端部に前記ゲート
絶縁膜を介して対峙する部分に低濃度ソース・ドレイン
領域を備えるＬＤＤ構造の薄膜トランジスタを有するこ
とを特徴とする液晶表示装置。