JP3405352B2 - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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- JP3405352B2 JP3405352B2 JP2002065966A JP2002065966A JP3405352B2 JP 3405352 B2 JP3405352 B2 JP 3405352B2 JP 2002065966 A JP2002065966 A JP 2002065966A JP 2002065966 A JP2002065966 A JP 2002065966A JP 3405352 B2 JP3405352 B2 JP 3405352B2
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- thin film
- film transistor
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- pixel portion
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Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス基板に関し、例えばアクティブマトリクス型液晶表示
装置に用いられる。
ス基板に関し、例えばアクティブマトリクス型液晶表示
装置に用いられる。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置と
して、基板上に周辺回路部を内蔵したものが知られてい
る。ここで、周辺回路部にはアクティブマトリクス基板
の走査線（ゲート線）に駆動信号を供給する駆動（ドラ
イバ）回路と、データ線（ソース線）に表示信号を供給
する表示データ出力回路とが含まれる。
して、基板上に周辺回路部を内蔵したものが知られてい
る。ここで、周辺回路部にはアクティブマトリクス基板
の走査線（ゲート線）に駆動信号を供給する駆動（ドラ
イバ）回路と、データ線（ソース線）に表示信号を供給
する表示データ出力回路とが含まれる。
【０００３】ところで画素部にスイッチとして用いられ
る薄膜トランジスタには、オフ電流の小さいことが要求
されるため、オフセット構造（ゲート電極とリース、ド
レイン領域が非整合である構造）あるいはＬＤＤ構造の
薄膜トランジスタをアクティブマトリクス型液晶表示装
置に用いることが検討されている。
る薄膜トランジスタには、オフ電流の小さいことが要求
されるため、オフセット構造（ゲート電極とリース、ド
レイン領域が非整合である構造）あるいはＬＤＤ構造の
薄膜トランジスタをアクティブマトリクス型液晶表示装
置に用いることが検討されている。
【０００４】
【発明が解決しようとする課題】しかし、オフセット構
造あるいはＬＤＤ構造の薄膜トランジスタを画素部だけ
でなく周辺回路部にも用いると、オフ電流は低下するも
ののオン電流も低下してしまうため、内蔵のドライバ回
路の性能を十分にすることができない。そこで本発明
は、画素部と周辺回路部のそれぞれにおいて、薄膜トラ
ンジスタに要求される仕様を十分に満足させることので
きるアクティブマトリクス基板を提供することを目的と
する。
造あるいはＬＤＤ構造の薄膜トランジスタを画素部だけ
でなく周辺回路部にも用いると、オフ電流は低下するも
ののオン電流も低下してしまうため、内蔵のドライバ回
路の性能を十分にすることができない。そこで本発明
は、画素部と周辺回路部のそれぞれにおいて、薄膜トラ
ンジスタに要求される仕様を十分に満足させることので
きるアクティブマトリクス基板を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板は、基板上に、スイッチとしての薄膜ト
ランジスタを含む画素部と、薄膜トランジスタを含んで
構成された周辺回路部とが形成されるアクティブマトリ
クス基板において、周辺回路部と画素部の薄膜トランジ
スタの有するゲート電極が同一材料で構成され、前記画
素部の薄膜トランジスタは、前記基板上に形成される半
導体薄膜上に絶縁膜を介して形成されたゲート電極を有
し、前記画素部の薄膜トランジスタのゲート電極のみが
酸化され、該酸化による酸化膜の下の前記半導体薄膜に
オフセット領域が設けられたオフセット構造とされ、前
記周辺回路部の薄膜トランジスタはソースおよびドレイ
ン領域の端部と前記ゲート電極の端部とが整合または重
なり合う構造とされていることを特徴とする。このよう
な構成にする事により、画素部の薄膜トランジスタのみ
がオフセット構造となり、オフリーク電流が低減され
る。また、本発明に係るアクティブマトリクス基板の製
造方法は、基板上に、スイッチとしての薄膜トランジス
タを含む画素部と、薄膜トランジスタを含んで構成され
た周辺回路部とが形成されるアクティブマトリクス基板
の製造方法において、前記画素部の薄膜トランジスタ
は、前記基板上に形成される半導体薄膜上に絶縁膜を介
してゲート電極を形成し、前記画素部の薄膜トランジス
タのゲート電極のみに酸化膜を形成すると共に該ゲート
電極側面の酸化膜の下の前記半導体薄膜にオフセット領
域を形成する工程を有し、前記周辺回路部の薄膜トラン
ジスタは、前記基板上に形成される半導体薄膜上に絶縁
膜を介して前記画素部の薄膜トランジスタのゲート電極
と同一材料となるゲート電極を形成し、前記半導体薄膜
に形成されるソースおよびドレイン領域の端部と前記ゲ
ート電極の端部とが整合または重なり合う構造となるよ
うに前記半導体薄膜にソースおよびドレイン領域を形成
する工程を有することを特徴とする。
マトリクス基板は、基板上に、スイッチとしての薄膜ト
ランジスタを含む画素部と、薄膜トランジスタを含んで
構成された周辺回路部とが形成されるアクティブマトリ
クス基板において、周辺回路部と画素部の薄膜トランジ
スタの有するゲート電極が同一材料で構成され、前記画
素部の薄膜トランジスタは、前記基板上に形成される半
導体薄膜上に絶縁膜を介して形成されたゲート電極を有
し、前記画素部の薄膜トランジスタのゲート電極のみが
酸化され、該酸化による酸化膜の下の前記半導体薄膜に
オフセット領域が設けられたオフセット構造とされ、前
記周辺回路部の薄膜トランジスタはソースおよびドレイ
ン領域の端部と前記ゲート電極の端部とが整合または重
なり合う構造とされていることを特徴とする。このよう
な構成にする事により、画素部の薄膜トランジスタのみ
がオフセット構造となり、オフリーク電流が低減され
る。また、本発明に係るアクティブマトリクス基板の製
造方法は、基板上に、スイッチとしての薄膜トランジス
タを含む画素部と、薄膜トランジスタを含んで構成され
た周辺回路部とが形成されるアクティブマトリクス基板
の製造方法において、前記画素部の薄膜トランジスタ
は、前記基板上に形成される半導体薄膜上に絶縁膜を介
してゲート電極を形成し、前記画素部の薄膜トランジス
タのゲート電極のみに酸化膜を形成すると共に該ゲート
電極側面の酸化膜の下の前記半導体薄膜にオフセット領
域を形成する工程を有し、前記周辺回路部の薄膜トラン
ジスタは、前記基板上に形成される半導体薄膜上に絶縁
膜を介して前記画素部の薄膜トランジスタのゲート電極
と同一材料となるゲート電極を形成し、前記半導体薄膜
に形成されるソースおよびドレイン領域の端部と前記ゲ
ート電極の端部とが整合または重なり合う構造となるよ
うに前記半導体薄膜にソースおよびドレイン領域を形成
する工程を有することを特徴とする。
【０００６】ここで、周辺回路部と画素部の薄膜トラン
ジスタの有するゲート電極が同一材料で構成され、画素
部の薄膜トランジスタのゲート電極のみが陽極酸化され
ていてもよい。
ジスタの有するゲート電極が同一材料で構成され、画素
部の薄膜トランジスタのゲート電極のみが陽極酸化され
ていてもよい。
【０００７】本発明の構成によれば、画素部の薄膜トラ
ンジスタのゲート電極側面の酸化膜の下の前記半導体膜
にオフセット領域を形成するので、画素部の薄膜トラン
ジスタのみがオフセット構造とされ、オフリーク電流の
低減が可能である。これに対して、周辺回路部の薄膜ト
ランジスタは通常の構造（ゲート電極とソース、ドレイ
ン領域が整合または重なり合う構造）とされるので、オ
ン電流の低下を防止できる。
ンジスタのゲート電極側面の酸化膜の下の前記半導体膜
にオフセット領域を形成するので、画素部の薄膜トラン
ジスタのみがオフセット構造とされ、オフリーク電流の
低減が可能である。これに対して、周辺回路部の薄膜ト
ランジスタは通常の構造（ゲート電極とソース、ドレイ
ン領域が整合または重なり合う構造）とされるので、オ
ン電流の低下を防止できる。
【０００８】
【実施例】以下、添付図面により本発明の実施例を説明
する。
する。
【０００９】図１は実施例に係るアクティブマトリクス
基板の平面図である。図示の通り、ガラスあるいはセラ
ミックスなどの基板１上には、画素部２と周辺回路部３
１，３２が形成されている。画素部２には複数本の走査
線４が平行に配設され、スイッチ用の薄膜トランジスタ
のゲート電極（図示せず）に接続されると共に、ドライ
バとしての周辺回路部３１の出力に接続されている。ま
た、走査線４の他端は共通接続され、陽極酸化電圧Ｖが
印加される構造になっている。なお、表示データ出力回
路としての周辺回路部３２の入力には、走査線４と直交
するデータ線（図示せず）が接続されている。
基板の平面図である。図示の通り、ガラスあるいはセラ
ミックスなどの基板１上には、画素部２と周辺回路部３
１，３２が形成されている。画素部２には複数本の走査
線４が平行に配設され、スイッチ用の薄膜トランジスタ
のゲート電極（図示せず）に接続されると共に、ドライ
バとしての周辺回路部３１の出力に接続されている。ま
た、走査線４の他端は共通接続され、陽極酸化電圧Ｖが
印加される構造になっている。なお、表示データ出力回
路としての周辺回路部３２の入力には、走査線４と直交
するデータ線（図示せず）が接続されている。
【００１０】上記の実施例において、周辺回路部３１，
３２の薄膜トランジスタは図２（ａ）のように構成され
る。すなわち、基板１上にポリシリコンなどの半導体薄
膜６が形成され、その上面にＳｉＯ2などのゲート絶縁
膜７が形成され、チャネル領域６Ｃのゲート絶縁膜７上
にはタンタル、アルミニウム、ニオブ、ポリシリコンな
どのゲート電極８が形成されている。
３２の薄膜トランジスタは図２（ａ）のように構成され
る。すなわち、基板１上にポリシリコンなどの半導体薄
膜６が形成され、その上面にＳｉＯ2などのゲート絶縁
膜７が形成され、チャネル領域６Ｃのゲート絶縁膜７上
にはタンタル、アルミニウム、ニオブ、ポリシリコンな
どのゲート電極８が形成されている。
【００１１】ここで、特徴的なことは、半導体薄膜６に
おけるｎ+型のソース領域６Ｓとドレイン領域６Ｄの端
部が、絶縁膜７をはさんでゲート電極８と位置的に整合
していることである。なお、端部で重なり合う構造とな
っていてもよい。このため、周辺回路部３１，３２にお
ける薄膜トランジスタは、オフ電流はそれほど小さくな
いものの、オン電流が大きくされている。
おけるｎ+型のソース領域６Ｓとドレイン領域６Ｄの端
部が、絶縁膜７をはさんでゲート電極８と位置的に整合
していることである。なお、端部で重なり合う構造とな
っていてもよい。このため、周辺回路部３１，３２にお
ける薄膜トランジスタは、オフ電流はそれほど小さくな
いものの、オン電流が大きくされている。
【００１２】一方、上記実施例において、画素部２の薄
膜トランジスタは図２（ｂ），（ｃ）のようになってい
る。すなわち、ｎ+型のソース領域６Ｓおよびドレイン
領域６Ｄの端部がゲート電極８から離れたオフセット構
造となり、あるいはソース領域６Ｓおよびドレイン領域
６Ｄとｉ型のチャネル領域６Ｃとの間に低ドープのｎ -
型ライトリドープド領域６Ｌが介在されてＬＤＤ構造と
なっている。このため、オン電流はそれほど大きくない
ものの、オフ電流は低く抑えられている。
膜トランジスタは図２（ｂ），（ｃ）のようになってい
る。すなわち、ｎ+型のソース領域６Ｓおよびドレイン
領域６Ｄの端部がゲート電極８から離れたオフセット構
造となり、あるいはソース領域６Ｓおよびドレイン領域
６Ｄとｉ型のチャネル領域６Ｃとの間に低ドープのｎ -
型ライトリドープド領域６Ｌが介在されてＬＤＤ構造と
なっている。このため、オン電流はそれほど大きくない
ものの、オフ電流は低く抑えられている。
【００１３】上記のようなオフセット構造あるいはＬＤ
Ｄ構造の薄膜トランジスタは、例えば図３〜図５のよう
にして形成される。図３（ａ）のように、タンタルなど
のゲート電極８をマスクとしてイオン注入し、ｉ型の半
導体薄膜６にｎ+型のソース領域６Ｓおよびドレイン領
域６Ｄを自己整合的に形成する。次に、ゲート電極８を
陽極酸化すると、酸化タンタル（Ｔａ2Ｏ5）の絶縁膜８
１が形成され、ゲート電極８が細らされてオフセット構
造が実現される（図３（ｂ）図示）。
Ｄ構造の薄膜トランジスタは、例えば図３〜図５のよう
にして形成される。図３（ａ）のように、タンタルなど
のゲート電極８をマスクとしてイオン注入し、ｉ型の半
導体薄膜６にｎ+型のソース領域６Ｓおよびドレイン領
域６Ｄを自己整合的に形成する。次に、ゲート電極８を
陽極酸化すると、酸化タンタル（Ｔａ2Ｏ5）の絶縁膜８
１が形成され、ゲート電極８が細らされてオフセット構
造が実現される（図３（ｂ）図示）。
【００１４】図４（ａ）のように、絶縁膜７上にゲート
電極８を形成した後、同図（ｂ）のように陽極酸化で酸
化タンタル（Ｔａ2Ｏ5）の絶縁膜８１を形成し、イオン
注入しても、同様にオフセット構造が得られる。
電極８を形成した後、同図（ｂ）のように陽極酸化で酸
化タンタル（Ｔａ2Ｏ5）の絶縁膜８１を形成し、イオン
注入しても、同様にオフセット構造が得られる。
【００１５】図５（ａ）のように、絶縁膜７上のゲート
電極８をマスクとして低濃度のイオン注入を行ない、ソ
ース領域６Ｓとドレイン領域６Ｄをｎ-型とする。次
に、同図（ｂ）のように、ゲート電極８を陽極酸化し、
酸化タンタル（Ｔａ2Ｏ5）の絶縁膜８１をマスクとして
高濃度のイオン注入をすると、ｎ+型のソース領域６Ｓ
およびドレイン領域６Ｄとｉ型のソース領域６Ｓの間
に、ｎ-型のライトリドープド領域６Ｌが介在されたＬ
ＤＤ構造が実現される。
電極８をマスクとして低濃度のイオン注入を行ない、ソ
ース領域６Ｓとドレイン領域６Ｄをｎ-型とする。次
に、同図（ｂ）のように、ゲート電極８を陽極酸化し、
酸化タンタル（Ｔａ2Ｏ5）の絶縁膜８１をマスクとして
高濃度のイオン注入をすると、ｎ+型のソース領域６Ｓ
およびドレイン領域６Ｄとｉ型のソース領域６Ｓの間
に、ｎ-型のライトリドープド領域６Ｌが介在されたＬ
ＤＤ構造が実現される。
【００１６】なお、実施例では陽極酸化によるオフセッ
ト構造およびＬＤＤ構造の形成を示したが、他の手法を
用いてもよい。例えば、画素部２の薄膜トランジスタに
ついてのみ、ゲート電極８の側壁にＳｉＯ2を残してイ
オン注入し、あるいはゲートマスクを有するゲート電極
をサイドエッチングでアンダーカットしてからイオン注
入し、オフセット構造やＬＤＤ構造としてもよい。但
し、陽極酸化の膜厚は印加電圧で自由にコントロールで
きるので、制御性に優れている。
ト構造およびＬＤＤ構造の形成を示したが、他の手法を
用いてもよい。例えば、画素部２の薄膜トランジスタに
ついてのみ、ゲート電極８の側壁にＳｉＯ2を残してイ
オン注入し、あるいはゲートマスクを有するゲート電極
をサイドエッチングでアンダーカットしてからイオン注
入し、オフセット構造やＬＤＤ構造としてもよい。但
し、陽極酸化の膜厚は印加電圧で自由にコントロールで
きるので、制御性に優れている。
【００１７】
【発明の効果】以上の通り、本発明のアクティブマトリ
クス基板では、画素部の薄膜トランジスタはオフセット
構造あるいはＬＤＤ構造とされるので、オフ電流の低減
が可能であり、これに対して、周辺回路部の薄膜トラン
ジスタは通常の構造（ゲート電極とソース、ドレイン領
域が整合または重なり合う構造）とされるので、オン電
流の低下を防止できる。このため、画素部の薄膜トラン
ジスタに要求される仕様と、周辺回路部の薄膜トランジ
スタに要求される仕様を同時に満足させることができ
る。
クス基板では、画素部の薄膜トランジスタはオフセット
構造あるいはＬＤＤ構造とされるので、オフ電流の低減
が可能であり、これに対して、周辺回路部の薄膜トラン
ジスタは通常の構造（ゲート電極とソース、ドレイン領
域が整合または重なり合う構造）とされるので、オン電
流の低下を防止できる。このため、画素部の薄膜トラン
ジスタに要求される仕様と、周辺回路部の薄膜トランジ
スタに要求される仕様を同時に満足させることができ
る。
【図１】実施例に係るアクティブマトリクス基板の平面
図である。
図である。
【図２】実施例に用いる薄膜トランジスタの断面図であ
る。
る。
【図３】オフセット構造の薄膜トランジスタの製法の一
例を示す図である。
例を示す図である。
【図４】オフセット構造の薄膜トランジスタの製法の他
の例を示す図である。
の例を示す図である。
【図５】ＬＤＤ構造の薄膜トランジスタの製法の一例を
示す図である。
示す図である。
１…基板
２…画素部
３１，３２…周辺回路部
６…半導体薄膜
６Ｃ…チャネル領域
６Ｓ…ソース領域
６Ｄ…ドレイン領域
７…絶縁膜
８…ゲート電極
８１…酸化タンタル（Ｔａ2Ｏ5）の絶縁膜
フロントページの続き
(56)参考文献 特開 平１−102525（ＪＰ，Ａ)
特開 平３−227525（ＪＰ，Ａ)
ＥＵＲＯＤＩＳＰＬＡＹ’90 Ｔｈｅ
Ｔｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅｒｃｈ
Ｃｏｎｆｅｒｅｎｃｅ，1990年，60−
63
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1362
G02F 1/133
G09F 9/30
G09G 3/36
H01L 29/78
Claims (2)
- 【請求項１】 基板上に、スイッチとしての薄膜トラン
ジスタを含む画素部と、薄膜トランジスタを含んで構成
された周辺回路部とが形成されるアクティブマトリクス
基板において、 周辺回路部と画素部の薄膜トランジスタの有するゲート
電極が同一材料で構成され、 前記画素部の薄膜トランジスタは、 前記基板上に形成される半導体薄膜上に絶縁膜を介して
形成されたゲート電極を有し、前記画素部の薄膜トラン
ジスタのゲート電極のみが酸化され、該酸化による酸化
膜の下の前記半導体薄膜にオフセット領域が設けられた
オフセット構造とされ、 前記周辺回路部の薄膜トランジスタはソースおよびドレ
イン領域の端部と前記ゲート電極の端部とが整合または
重なり合う構造とされていることを特徴とするアクティ
ブマトリクス基板。 - 【請求項２】 基板上に、スイッチとしての薄膜トラン
ジスタを含む画素部と、薄膜トランジスタを含んで構成
された周辺回路部とが形成されるアクティブマトリクス
基板の製造方法において、 前記画素部の薄膜トランジスタは、 前記基板上に形成される半導体薄膜上に絶縁膜を介して
ゲート電極を形成し、前記画素部の薄膜トランジスタの
ゲート電極のみに酸化膜を形成すると共に該ゲート電極
側面の酸化膜の下の前記半導体薄膜にオフセット領域を
形成する工程を有し、 前記周辺回路部の薄膜トランジスタは、 前記基板上に形成される半導体薄膜上に絶縁膜を介して
前記画素部の薄膜トランジスタのゲート電極と同一材料
となるゲート電極を形成し、前記半導体薄膜に形成され
るソースおよびドレイン領域の端部と前記ゲート電極の
端部とが整合または重なり合う構造となるように前記半
導体薄膜にソースおよびドレイン領域を形成する工程を
有することを特徴とするアクティブマトリクス基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002065966A JP3405352B2 (ja) | 2002-03-11 | 2002-03-11 | アクティブマトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002065966A JP3405352B2 (ja) | 2002-03-11 | 2002-03-11 | アクティブマトリクス基板及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35306399A Division JP3312617B2 (ja) | 1991-12-25 | 1999-12-13 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002341386A JP2002341386A (ja) | 2002-11-27 |
| JP3405352B2 true JP3405352B2 (ja) | 2003-05-12 |
Family
ID=19193097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002065966A Expired - Lifetime JP3405352B2 (ja) | 2002-03-11 | 2002-03-11 | アクティブマトリクス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405352B2 (ja) |
-
2002
- 2002-03-11 JP JP2002065966A patent/JP3405352B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＥＵＲＯＤＩＳＰＬＡＹ’９０ Ｔｈｅ Ｔｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ，１９９０年，６０−６３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002341386A (ja) | 2002-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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