JP3369664B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、薄膜半導体装置及びそ
れを用いた液晶表示装置に係り、特に動作特性の良好な
薄膜半導体装置及びそれを用いて良好な表示性能を実現
した液晶表示装置に関する。 【０００２】 【従来の技術】薄膜半導体装置は、素子寸法を微細かつ
超薄型に形成することが可能であることから、特に近年
ではアクティブマトリックス型液晶表示装置のスイッチ
ング素子等として用いられている。特にそのような液晶
表示装置のスイッチング素子として用いられる場合に
は、画面の高精細化、画素の微細化を実現することがで
きるものとして薄膜半導体装置（ＴＦＴ）が好適に用い
られている。 【０００３】図９に従来の逆スタガ型薄膜半導体装置の
断面構造を示す。このような逆スタガ型のＴＦＴは、基
板９０１上にゲート電極９０２が形成され、その上にゲ
ート絶縁膜９０３が形成され、その上に半導体層９０４
が形成され、この半導体層９０４のチャネル領域９０５
を覆うようにチャネル保護層９０６が形成され、前記半
導体層９０４のドレイン領域９０７を少なくとも覆うよ
うにドレイン電極９０８が形成され、半導体層９０４の
ソース領域９０９を少なくとも覆うようにソース電極９
１０が形成された薄膜半導体装置である。 【０００４】このタイプのＴＦＴ構造の特徴としては、
半導体層９０４のチャネル領域９０５上にチャネル保護
層９０６が設けられていること、及びそのチャネル保護
層９０６上にソース電極９１０及びドレイン電極９０７
がそれぞれ若干の重なる部分を有していることである。
チャネル保護層９０６としては、例えばシリコン窒化膜
またはシリコン酸化膜等の絶縁膜を用いる。また半導体
層９０４としては、例えばアモルファシリコンあるいは
多結晶シリコンからその粒形を変化させて形成される。 【０００５】ここで、チャネル保護層９０６とソース電
極９１０との重なり幅をＬｓ、ドレイン電極９０７との
重なり幅をＬｄとする。このようなＴＦＴにおいてドレ
イン電流Ｉｄｓを出来るだけ大きく取るためには、下記
に示すような一次元近似式 Ｉｄｓ＝μｅ・Co(W/L){(Vgs-Vth)Vds−1/2(Vds)² ｝
（線形領域） （但し上記のμｅは電界効果移動度、Coは単位面積当り
のゲート絶縁膜の容量、Ｗはチャネル幅、Ｌはチャネル
長、Ｖthはしきい値電圧である。）に従って、チャネル
幅Ｗを大きく取る、あるいはチャネル長Ｌを小さくする
ことにより実現できることが知られる。 【０００６】ここで、このようなＴＦＴを例えばアクテ
ィブマトリックス型液晶表示装置の画素電極のスイッチ
ング素子として用いる場合を考える。液晶表示装置にお
いては、一画素当りの開口率を大きくすることが表示画
像の輝度及びコントラスト特性を良好なものとするため
に必要である。しかしＴＦＴは一般に光を透過しないの
で画素の開口率には寄与しないため、液晶表示装置にお
いて、より大きな開口率を実現するためには一画素当り
のＴＦＴの占有面積を低減することが必要となる。そし
てこのＴＦＴの占有面積の開口率に占める割合は、ます
ます高精細、微細化する液晶表示装置にあっては、さら
に大きなものとなる。従って、ＴＦＴの小型化、高性能
化を実現することがますます重要な課題となる。 【０００７】しかしながら、このように開口率の向上を
図るためにＴＦＴをさらに小型化する場合、上記の一次
元近似式に従うとチャネル幅Ｗが小さくなるに従ってそ
のドレイン電流Ｉｄｓが低下してしまうという問題があ
る。このためＴＦＴのチャネル幅Ｗを小さくすることは
好ましくない。一方、上記の一次元近似式に従えば、Ｔ
ＦＴ全体の寸法を小型化しても、チャネル長Ｌを小さく
することによってドレイン電流Ｉｄｓを好適な値に保つ
ことができる。この場合には、ＴＦＴの小型化とドレイ
ン電流の大容量化を図ることができるが、チャネル長Ｌ
をさらに小さくすることによってＴＦＴ製造工程中での
パターン重ね合わせ精度等が厳しくなり、その製造が極
めて困難となるという問題がある。特に、ソース電極９
１０及びドレイン電極９０７は、チャネル保護層９０６
及び半導体層９０４を覆うように金属層を堆積し、その
金属層をマスクを用いた露光等によってエッチングする
ことによりパターン形成される。従ってチャネル長Ｌを
さらに微小化すると、このようなソース電極９１０及び
ドレイン電極９０７のパターニング精度がますます厳し
くなる。特にソース電極９１０あるいはドレイン電極９
０７がチャネル保護層９０６と重なる部分がなくなり、
ずれた位置に形成されてしまうと、前記のＬｓあるいは
Ｌｄが 0となってしまい、それらの電極９０７、９１０
がチャネル保護層９０６からオフセットされたような状
態となってしまう。その結果、そのＴＦＴは正常動作せ
ず動作欠陥となる。 【０００８】従来の技術においては、このようなパター
ンずれを考慮して特にＬｄの側をマージンを見込んだ幅
に設定していた。しかし前述のようにチャネル長を小さ
くすることは、このマージンを低減させることにつなが
り、その製造工程上での歩留まりの低下を招くという問
題や、ＴＦＴの動作欠陥を引き起こすという問題があっ
た。 【０００９】つまりこのように従来の技術においては、
ＴＦＴのチャネル長Ｌ及びチャネル幅Ｗを変更すること
によっては、その動作特性を向上させつつＴＦＴの素子
寸法の微細化を実現することが極めて困難であった。 【００１０】またチャネル長Ｌやチャネル幅Ｗのみを変
更する場合では、ドレイン電流Ｉｄｓの容量値を大きく
することは可能であるが電界効果移動度μｅの改善は実
際上困難であった。 【００１１】 【発明が解決しようとする課題】 本発明はこのような
問題を解決するために成されたもので、その目的は、高
精細で良好な画像を表示することのできる液晶表示装置
を実現することにある。 【００１２】 【課題を解決するための手段】 上記課題を解決するた
めに本発明の液晶表示装置は、複数配列され、かつ第
１、第２の領域に2分割された画素電極と、該画素電極
の第１、第２の領域それぞれに接続されて該画素電極の
第１、第２の領域それぞれへの電圧印加を制御する第
１、第２の薄膜半導体素子と、該第１、第２の薄膜半導
体素子に接続された走査線及び信号線とを有するＴＦＴ
基板と、前記ＴＦＴ基板と間隙を有して対向配置される
対向電極が形成された対向基板と、前記間隙に周囲を封
止して封入挟持される液晶層とを有する液晶表示装置で
あって、前記第１，第２の薄膜半導体素子それぞれに、
前記ＴＦＴ基板上に形成されたゲート電極と、該ゲート
電極上に形成されたゲート絶縁膜と、該ゲート絶縁膜上
に形成された半導体層と、該半導体層のチャネル領域を
覆うよう形成されたチャネル保護層と、前記半導体層の
ドレイン領域を少なくとも覆うように形成されたドレイ
ン電極と前記半導体層のソース領域を少なくとも覆うよ
うに形成されたソース電極とを備え、前記ソース電極及
びドレイン電極それぞれが前記チャネル保護層の上に重
なる部分を有し、前記ソース電極の前記チャネル保護層
との重なり長が前記半導体層のチャネル領域長に対して
2.5％乃至15％に形成され、前記ソース電極の前記チャ
ネル保護層との重なり長が、前記ドレイン電極と前記チ
ャネル保護層との重なり長よりも小さく形成されている
薄膜半導体素子を用い、前記第１の薄膜半導体素子は前
記画素電極の第１の領域にドレイン電極が接続されると
ともにソース電極が前記第２の薄膜半導体素子のドレイ
ン電極に接続され、前記第２の薄膜半導体素子のソース
電極は前記画素電極の第２の領域に接続されており、前
記第１の薄膜半導体素子及び前記第２の薄膜半導体素子
のゲート電極が前記走査線に接続されていることを特徴
としている。 【００１３】 【００１４】 【作用】本発明によれば、上記のごとくソース電極のチ
ャネル保護層との重なり長を半導体層のチャネル領域長
に対して 2.5％乃至15％に形成し、ソース電極のチャネ
ル保護層との重なり長をドレイン電極とチャネル保護層
との重なり長よりも小さく形成することによって、動作
特性すなわち動作しきい値、ドレイン電流容量、移動度
等の動作特性が良好なＴＦＴを実現することができる。 【００１５】しかもこのようなチャネル保護層とソース
電極、ドレイン電極との重なり長の制御はソース電極や
ドレイン電極の形成パターンを変更することのみで実現
することができるので製造工程を煩雑化することを避け
ることができる。 【００１６】 【実施例】以下、本発明の薄膜半導体装置及びそれを用
いた液晶表示装置の実施例を図面に基づいて詳細に説明
する。 【００１７】（実施例１）図１は本発明に係る第１の実
施例の薄膜半導体装置の構造を示す図である。 【００１８】この薄膜半導体装置は、基板１上にゲート
電極２が形成され、そのゲート電極２を覆うようにゲー
ト絶縁膜３が形成され、さらにその上に前記のゲート電
極２を含む領域上を覆うように半導体層４が形成されて
いる。そして半導体層４のチャネル領域５を覆うように
チャネル保護層６が形成されている。そして半導体層４
のドレイン領域７を覆うようにドレイン電極８がコンタ
クト層９ａを介して形成されている。また半導体層４の
ソース領域１０をコンタクト層９ｂを介して覆うように
ソース電極１１が形成されている。 【００１９】そしてこの薄膜半導体装置においては、半
導体層４のチャネル領域５とドレイン電極８との重なり
長Ｌｄよりも半導体層４のチャネル領域５とソース電極
１１との重なり長Ｌｓが小さく、かつチャネル領域５の
チャネル長Ｌに対するＬｓの比が、 2.5％〜15％の範囲
内であるように形成されている。 【００２０】このような値にＬｄ及びＬｓを形成するこ
とは、ドレイン電極８及びソース電極１１のパターニン
グ工程において、そのパターンをＬｄ及びＬｓが上記の
ような値となるように設定するだけでよいので、製造工
程を煩雑化することなく簡易に実現することができる。 【００２１】ここで、ドレイン電流を得るためにはソー
ス〜ドレイン間に電位差を与えなければならないが、こ
のとき通常、高電位側をドレインと呼び、低電位側をソ
ースと呼ぶ。 【００２２】図２は、チャネル長Ｌ及びチャネル幅Ｗが
一定の薄膜半導体装置においてドレイン電極８とチャネ
ル領域５との重なり幅ＬｄとＴＦＴの動作特性との相関
関係を示した図である。このときＬｓは一定とした。 【００２３】ＴＦＴの動作特性としては、電界効果移動
度μｅ及びしきい値Ｖｔｈを対象とした。図からも明ら
かなように、Ｌｄが大きくなるにつれてμｅが大きくな
っていくことが分かる。一方、Ｌｄの変化に対してＶｔ
ｈはほぼ一定である。 【００２４】次に図３はチャネル保護層６とソース電極
１１との重なり幅ＬｓとＴＦＴの動作特性との相関関係
を示す図である。この図３（ａ）からも明らかなよう
に、Ｌｓが増加するにつれμｅは低下していくことが分
かる。一方、図３（ｂ）から明らかなように、Ｌｓが小
さくなるにつれてＶｔｈは上昇することが分かる。 【００２５】このような図２及び図３に示す結果から、
ＴＦＴの動作特性の改善は、Ｌｓ及びＬｄを適切な値に
制御することで実現可能であることが理解できる。具体
的には、このような実験から得られる結果をまとめる
と、まずＬｄを大きくすることでμｅを大きくすること
ができる。一方、Ｌｓを変化させるとＴＦＴのＶｔｈ及
びμｅが変化する。従ってＬｓはＶｔｈの上昇の面とμ
ｅの減少の面の両方から適切な値の範囲を決定しなくて
はならないことが分かる。 【００２６】そして図２及び図３に示す実験結果から、
Ｌｄ＝Ｌ−（Ｌｓ＋Ｌgap ）を満たす限りにおいて最大
のＬｄが適正値となるという結論を得た。ここでＬgap
は図１中に示すようにドレイン電極８及びソース電極１
１の電極間距離であるが、このＬgap はＴＦＴ形成時の
パターン精度で決定される。 【００２７】一方、Ｌｓは実験結果から、 2.5％≦Ｌｓ
／Ｌ≦15％の範囲に設定することによって動作しきい値
特性Ｖｔｈ及び電界効果移動度μｅがともに効果的に改
善されることが分かった。 【００２８】例えば、半導体層の厚さが50ｎｍでそのチ
ャネル領域５のチャネル長Ｌが20μｍの薄膜半導体装置
においては、例えばギャップ形成パターン精度（つまり
Ｌgap に相当）が 4μｍのときにはＬｓを 1.5μｍに設
定しＬｄを15.5μｍに設定するなどして、電界効果移動
度μｅが高くかつ動作しきい値特性Ｖｔｈが良好な薄膜
半導体装置の動作特性を実現することができる。 【００２９】なお上記の各数値は本発明に係る一実施例
であって、上述した適正範囲内にＬｓ及びＬｄを設定す
れば本発明は有効であることは言うまでもない。 【００３０】（実施例２）図４は第２の実施例の薄膜半
導体装置を示す図である。なお図４においては説明の簡
潔化のために図１と同様の部位には同じ番号を付して示
している。 【００３１】この薄膜半導体装置においては、チャネル
保護層６のパターン形成工程を、ゲート電極４０１をセ
ルフアライメントマスクとして自己整合的に行なうこと
によって製造されたことを特徴としている。即ち、ゲー
ト電極４０１の幅Ｌｇとチャネル保護層６の長さすなわ
ちチャネル長Ｌとがほぼ一致する。そしてその他の各部
位は第１の実施例の薄膜半導体装置とほぼ同様である。
このような製造方法によって製造された薄膜半導体装置
においても、第１の実施例の場合と同様に本発明は有効
で、しきい値電圧の安定性や電界効果移動度が改善され
た薄膜半導体装置を簡易な製造工程によって実現するこ
とができる。 【００３２】（実施例３）第３の実施例においては、上
記の第１の実施例で説明した本発明に係る薄膜半導体装
置を画素電極のスイッチング用素子として用いた液晶表
示装置の一例について示す。 【００３３】液晶表示装置はよく知られているように液
晶層の劣化を防ぐために特定の電位を中心として極性反
転する液晶印加電圧波形で駆動される。従って、それに
用いられるスイッチング用素子の駆動上の特徴として
は、液晶表示装置の駆動時に高電位側のドレインと低電
位側のソースとが順次交互に入れ代わることである。 【００３４】このような液晶印加電圧波形を図５に示
す。また図６はこのような液晶表示装置の一画素部分の
等価回路を示す図である。なお、この第３の実施例にお
いても、説明の簡潔化のために上記の第１及び第２の実
施例と同様の部位には同じ番号を付して示している。 【００３５】ＴＦＴ６０１のゲート電極６０２には図５
（ａ）に示すような波形の走査電圧がゲート線つまり走
査線６０３を介して印加される。一方、ＴＦＴ６０１の
ドレイン電極６０４には、信号線６０５を介して図５ｂ
に示すような中心電圧Ｖｃｏｎを中心として１フィール
ドごとに特性が反転するような波形の信号電圧が印加さ
れる。例えば図５に示す１フレーム内において、フィー
ルド1 で走査パルスＶｇｈが印加されるとＴＦＴ６０１
はオン状態となり、ドレイン電極６０４側に信号線６０
５を介して液晶セル外部の液晶駆動回路から印加される
信号電圧（映像信号）をソース電極６０６側へと導通す
る。このとき画素６０７の電位は、一つ前のフィールド
で書き込まれた電位に保たれているので、相対的にはこ
のフィールド１で書き込まれた信号電圧よりも低い電位
に保たれている。そしてこれに続くフィールド２ではド
レイン電極６０４側に印加される電位はフィールド１の
場合とはＶsig(c)を中心として極性反転した電圧がドレ
イン電極６０４に印加されることになる。つまりフィー
ルド２では電流はフィールド１とは逆方向に流れること
になる。従って、フィールド１では信号線６０５はドレ
イン電極６０４に接続されソース電極６０６は画素６０
７に接続された状態となるが、フィールド２ではこれが
逆転して信号線６０５はソース電極６０６にまたドレイ
ン電極６０４は画素６０７に接続された状態となるので
ある。 【００３６】このようにアクティブマトリックス型液晶
表示装置においては、一般にＴＦＴ６０１のドレイン電
極６０４とソース電極６０６とは 1フィールドごとに入
れ代わる。従ってこのようなアクティブマトリックス型
液晶表示装置に用いられるＴＦＴ６０１の構造および電
気的特性は両極性で対称的であるべきである。 【００３７】このことから、上述の第１の実施例等に示
した本発明に係る薄膜半導体装置をそのままの形で単体
として液晶表示装置のスイッチング素子として画素電極
と信号線との間に介挿するだけでは、良好な表示を行な
うことができないことが分かる。なんとなれば、上述し
たように本発明に係る薄膜半導体装置は、ＬｄとＬｓと
が異なる値すなわちコンタクト層９とチャネル保護層６
との重なり幅Ｌｄとソース電極１１とチャネル保護層６
との重なり幅Ｌｓとが異なる（つまり両極性で非対称
な）ＴＦＴだからである。 【００３８】従ってこのような本発明に係る薄膜半導体
装置を単体で液晶表示装置に組み込むと、図５に示した
ような例えばフィールド１では信号電圧の書き込みには
有利になるもののフィールド２においては逆に不利にな
ってしまう。 【００３９】このように液晶印加電圧の極性反転により
生じる両極性での書き込み量の非対称性はフリッカーの
ような表示欠陥として認識されることになり、画像表示
品位にとっては好ましくない。 【００４０】そこでこのような不都合を解消するため
に、上記第１の実施例で述べたＴＦＴを 2つ並列に形成
した例えば図７（ｂ）に示すような構造を案出したが、
このような図７（ｂ）に示す比較例の場合のような構造
では、これら 2つのＴＦＴ７０１、７０２は 1つの同じ
画素電極７０３に一方はドレイン電極７０４、他方はソ
ース電極７０５が接続されているので、液晶印加電圧の
両極性においていずれか一方が動作特性として不利な状
況になり、その動作特性の悪さが画素電極７０３に対す
る全体としての液晶印加電圧のスイッチング特性を低下
させてしまう。従ってこのような構成ではスイッチング
用ＴＦＴとしての動作特性の向上を実現することが困難
である。 【００４１】また、図７（ａ）に示すような従来のドレ
イン電極６０４とソース電極６０６とが対称的な構造の
ＴＦＴ６０１（ａ）、（ｂ）を 2個並列に形成して、一
方のＴＦＴ６０１（ａ）のドレイン電極６０４（ａ）と
他方のＴＦＴ６０１（ｂ）のソース電極６０６（ｂ）と
を同じ一つの画素電極７０３に接続し、一方のＴＦＴ６
０１（ａ）のソース電極６０６（ａ）と他方のＴＦＴ６
０１（ｂ）のドレイン電極６０４（ｂ）とを接続し、両
方のＴＦＴ６０１（ａ）、（ｂ）のゲート電極６０２
（ａ）、（ｂ）どうしを接続して同じ一つの走査線６０
３に接続する構造の場合には、ＴＦＴとしての動作特性
の向上を図ることができないことは言うまでもない。 【００４２】そこで、本発明に係る液晶表示装置におい
ては、一画素領域を 2分割して第１の画素電極８０１及
び第２の画素電極８０２から 1画素を形成するようにし
て、これら独立した 2つの画素電極８０１、８０２それ
ぞれに本発明に係る薄膜半導体装置を各々 1個ずつ接続
する。ここで、第１の画素電極８０１に接続されるスイ
ッチング用の薄膜半導体素子を第１のＴＦＴ８０３と
し、８０２に接続されるスイッチング薄膜半導体素子を
８０４とする。 【００４３】８０３においてはソース電極８０５が第１
の画素電極８０１に接続され、ドレイン電極８０６は信
号線８０７に接続され、ゲート電極８０８が走査線８０
９に接続されている。 【００４４】一方、第２のＴＦＴ８０４においては、ソ
ース電極８１０が信号線８０７およびこれに接続された
前記の第１のＴＦＴ８０３のドレイン電極８０６に接続
され、ドレイン電極８１１が前記の画素電極８０２に接
続され、ゲート電極８１２が前記の走査線８０９に接続
されている。 【００４５】そして第１のＴＦＴ８０３におけるチャネ
ル保護層８１３とソース電極８０５との重なり長Ｌｓ及
びドレイン電極８０６とチャネル保護層８１３との重な
り長Ｌｄ、及び第２のＴＦＴ８０４におけるチャネル保
護層８１４とソース電極８１０との重なり長Ｌｓ及びチ
ャネル保護層８１４とドレイン電極８１１との重なり長
Ｌｄとは、ともに前述の第１の実施例及び第２の実施例
と同様に設定されている。 【００４６】また補助容量電極８１５が第１の画素電極
８０１及び第２の画素電極８０２の間の間隙等からの光
漏れを防止するブラックマトリックス（遮光膜）として
の機能をも合わせ持つように形成されている。 【００４７】このように第１の画素電極８０１及び第２
の画素電極８０２は電気的には独立した画素電極として
2つ設けられているが、これら 2つによって一画素が形
成される。 【００４８】図５に示す 1フレームにおいて、フィール
ド１では上述した第１の実施例等に示したように第１の
ＴＦＴ８０３側が信号電圧の書き込みに対して有利とな
るととき第２のＴＦＴ８０４は不利となる。従ってこの
ときには第１の画素電極８０１側は表示特性（主に印加
電圧によるコントラスト特性）の良好な表示を得ること
ができる一方、第２の画素電極８０２側は表示特性とし
ては不利になる。しかし逆に言えば一方の画素電極が不
利な状態のときには他方の画素電極で十分に良好な表示
が得られる。このとき、人間の視感度は常にコントラス
トの大きな側に大きく影響されることが人間工学的にも
知られているので、一画素として見た場合、常にいずれ
か一方の画素電極が良好な表示（コントラスト特性等）
を行なっているので、人間の肉眼には常に良好な表示が
成されているように観測される。つまりこのように画素
を 2分割し、そのそれぞれの画素電極で本発明に係る薄
膜半導体装置を用いて良好な表示を行なうことによっ
て、液晶表示装置としての表示品質の向上を実現するこ
とができるのである。 【００４９】図８（ｂ）は、上記の液晶表示装置におい
て、そのスイッチング用薄膜半導体素子を自己整合的な
製造方法によって形成する場合について示す図である。
図８（ｂ）に示すように、第１のＴＦＴ８０３のゲート
電極８０８及び第２のＴＦＴ８０４のゲート電極８１２
を含むゲート電極層の平面的なパターン８１６を、図８
（ｂ）に示すように中央部８１７でくびれたような形状
に形成すればよい。そして第２の実施例と同様に基板裏
面からいわゆる裏面露光を行なって、ゲート電極８０
８、８１２等をセルフアラインマスクとして用いてチャ
ネル保護層８１３、８１４を簡易な製造方法でパターニ
ング形成することができる。 【００５０】 【発明の効果】以上詳細な説明で明示したように、本発
明によれば、高精細な画像を表示する液晶表示装置を提
供することができる。

【図面の簡単な説明】 【図１】本発明に係る第１の実施例の薄膜半導体装置を
示す図である。 【図２】薄膜半導体装置におけるＬｄに対するμｅの関
係を示す図である。 【図３】薄膜半導体装置におけるＬｓに対するμｅおよ
びＶthの関係を示す図である。 【図４】本発明に係る第２の実施例の薄膜半導体装置を
示す図である。 【図５】液晶表示装置の駆動電圧波形を示す図である。 【図６】アクティブマトリックス型液晶表示装置の位置
画素部分の等価回路を示す図である。 【図７】比較例の液晶表示装置を示す図である。 【図８】本発明に係る第３の実施例の液晶表示装置を示
す図である。 【図９】従来の液晶表示装置を示す図である。 【符号の説明】 １………基板 ２………ゲート電極 ３………ゲート絶縁膜 ４………半導体膜 ５………チャネル領域 ６………チャネル保護膜 ７………ドレイン領域 ８………ドレイン電極 ９………コンタクト層 １０………ソース領域 １１………ソース電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 G02F 1/1368 G09F 9/00

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 複数配列され、かつ第１、第２の領域に
   2分割された画素電極と、該画素電極の第１、第２の領
   域それぞれに接続されて該画素電極の第１、第２の領域
   それぞれへの電圧印加を制御する第１、第２の薄膜半導
   体素子と、該第１、第２の薄膜半導体素子に接続された
   走査線及び信号線とを有するＴＦＴ基板と、 前記ＴＦＴ基板と間隙を有して対向配置される対向電極
   が形成された対向基板と、 前記間隙に周囲を封止して封入挟持される液晶層とを有
   する液晶表示装置であって、 前記第１，第２の薄膜半導体素子それぞれに、 前記ＴＦＴ基板上に形成されたゲート電極と、該ゲート
   電極上に形成されたゲート絶縁膜と、該ゲート絶縁膜上
   に形成された半導体層と、該半導体層のチャネル領域を
   覆うよう形成されたチャネル保護層と、前記半導体層の
   ドレイン領域を少なくとも覆うように形成されたドレイ
   ン電極と前記半導体層のソース領域を少なくとも覆うよ
   うに形成されたソース電極とを備え、 前記ソース電極及びドレイン電極それぞれが前記チャネ
   ル保護層の上に重なる部分を有し、 前記ソース電極の前記チャネル保護層との重なり長が前
   記半導体層のチャネル領域長に対して 2.5％乃至15％に
   形成され、 前記ソース電極の前記チャネル保護層との重なり長が、
   前記ドレイン電極と前記チャネル保護層との重なり長よ
   りも小さく形成されている薄膜半導体素子を用い、 前記第１の薄膜半導体素子は前記画素電極の第１の領域
   にドレイン電極が接続されるとともにソース電極が前記
   第２の薄膜半導体素子のドレイン電極に接続され、前記
   第２の薄膜半導体素子のソース電極は前記画素電極の第
   ２の領域に接続されており、前記第１の薄膜半導体素子
   及び前記第２の薄膜半導体素子のゲート電極が前記走査
   線に接続されていることを特徴とする液晶表示装置。