JPH11282007A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH11282007A JPH11282007A JP10081495A JP8149598A JPH11282007A JP H11282007 A JPH11282007 A JP H11282007A JP 10081495 A JP10081495 A JP 10081495A JP 8149598 A JP8149598 A JP 8149598A JP H11282007 A JPH11282007 A JP H11282007A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- liquid crystal
- redundant
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
Abstract
決した液晶表示装置を提供する。 【解決手段】 冗長回路35により、薄膜トランジスタ11
の不良により透明画素電極15の点欠陥の修復する際には
冗長回路35を形成する。信号線10の冗長用接続層36上お
よび冗長用信号線39の冗長用接続層36上にレーザーを照
射し、冗長用接続層36と冗長用信号線39および信号線10
の突部38とを電気的に接続する。信号線10の電流が信号
線10の突部38、冗長用接続層36、冗長用信号線39および
透明画素電極15の経路で流れる。信号線10と透明画素電
極15が同電位となって、透明画素電極15の輝点や滅点を
半輝点にできる。冗長用接続層36は周囲をテーパ形状に
できるため、冗長回路35を形成しても歩留まりを低下す
ることがない。
Description
極を修正する構造を有する液晶表示装置に関する。
量、低消費電力という大きな利点をもつため、ノート型
コンピュータあるいは種々の携帯用機器などに多用され
ている。
従来の半導体製造技術を用いることができるなどの理由
で、アクティブマトリクス型の液晶表示装置が開発され
ている。このアクティブマトリクス型の液晶表示装置
は、複数の平行な走査線および同様に複数の平行な信号
線を交差して配設し、これら走査線および信号線にそれ
ぞれ3端子スイッチング素子である薄膜トランジスタ
(Thin Film Transistor)を接続し、これら薄膜トラン
ジスタにそれぞれ対応してマトリクス状に画素電極を配
設してマトリクスアレイ基板を形成し、このマトリクス
アレイ基板に対向して対向電極を有する対向基板を配設
し、これらマトリクスアレイ基板および対向基板間に液
晶を挟持して形成されている。
ランジスタの不良が原因で画素電極が輝点や滅点などの
表示不良になった場合、薄膜トランジスタを修復できる
構造にはなっていない。このため、走査線や信号線で構
成した冗長回路を用い、レーザを照射することで画素電
極と信号線電位を同電位にして、輝点や滅点となった画
素電極の不良を修復することが考えられる。
状はイオン注入を考慮して垂直形状でありこの走査線上
に形成される絶縁膜のカバーレッジが良くなく、走査線
上の絶縁膜は層間絶縁膜のみの場合もあり得る。そのた
め、走査線と信号線とが層間ショートする可能性も増
え、冗長回路を形成することにより返って歩留まりが低
下するおそれもある。
で、歩留まりを低下せず画素電極の表示不良を解決した
液晶表示装置を提供することを目的とする。
素子、このスイッチング素子に接続された走査線および
信号線、および、前記スイッチング素子に接続された画
素電極を有するアレイ基板と、このアレイ基板に対向配
置される対向電極を有する対向基板と、前記アレイ基板
および前記対向基板の間に封入挟持される液晶と、前記
走査線に走査信号を印加する走査線駆動回路と、前記信
号線に映像信号を印加する信号線駆動回路とを有する液
晶表示装置において、前記走査線および信号線の少なく
ともいずれか一方と、前記画素電極とを接続可能な前記
スイッチング素子とは別個の冗長回路を具備したもので
ある。
別個に形成して、走査線および信号線の少なくともいず
れか一方と画素電極とを接続するため、冗長回路の所望
の形状で形成できるため、冗長回路による層間ショート
などの問題を発生することなく、歩留まりを低下させ
ず、画素電極を修復する。
物を含有する多結晶シリコンを有するものである。
た冗長用信号線と、信号線および前記冗長用信号線間に
接続される多結晶シリコンの冗長用接続層とを具備した
ものである。
有し、この凹部内に信号線および冗長用信号線を冗長用
接続層と接続する部分が位置するものである。
冗長用接続層とはレーザ照射により接続されるものであ
る。
あるものである。
コンを半導体層に有する薄膜トランジスタであるもので
ある。
領域を有するものである。
実施の形態を図面を参照して説明する。
図2に示すように、走査線駆動回路1,2を有し、これ
ら走査線駆動回路1,2間には、接続制御用の薄膜トラ
ンジスタ3,4を介して走査線5が複数本平行に形成さ
れている。また、これら走査線駆動回路1,2と交差す
る位置に信号線駆動回路6,7が配設され、これら信号
線駆動回路6,7間には、接続制御用の薄膜トランジス
タ8,9を介して信号線10が複数本平行に走査線5と直
交して形成されている。
は、3端子スイッチング素子としての薄膜トランジスタ
11が配設され、この薄膜トランジスタ11のゲート電極12
は走査線5に接続され、ドレイン電極13は信号線10に接
続され、ソース電極14は透明画素電極15に接続されてい
る。また、透明画素電極15は、液晶16を介して、透明画
素電極15と対向して形成された対向基板の対向電極17と
対向しており、液晶16はマトリクスアレイ基板および対
向基板間に挟持されている。なお、液晶16と並列に補助
容量18が形成されている。
を説明する。
あるガラス基板21上に、多結晶シリコンの半導体層22を
形成し、この半導体層22は、中央にチャネル領域23を有
し、このチャネル領域23の両側には低抵抗のドレイン領
域24および低抵抗のソース領域25が形成されている。こ
の半導体層22は、たとえばプラズマCVD法により膜厚
30nmから100nmの非結晶シリコン膜を形成し、
エキシマレーザアニール法により多結晶シリコンを形成
し、フォトリソグラフィ工程により島状にエッチング加
工して形成する。
はたとえばプラズマCVD法により形成された膜厚10
0nm程度の酸化シリコン膜のゲート絶縁膜26が成膜形
成されている。
域23の上方に、走査線5と一体のゲート電極12が形成さ
れる。このゲート電極12および走査線5は、スパッタリ
ング法によりたとえばモリブデン、タングステン(Mo
W)合金を成膜し、このモリブデン、タングステン合金
をフォトリソグラフィ工程によりエッチング加工し、レ
ジスト剥離して形成する。なお、半導体層22は、ゲート
電極12をマスクとして自己整合でボロン(B)あるいは
リン(P)をイオン注入を用いてドーズ量2×1015〜
5×1016/cm2 程度の高濃度ドーピングする。
を被覆するように酸化シリコンなどの層間絶縁膜27を形
成する。
25の上方の層間絶縁膜27およびゲート絶縁膜26の一部の
領域をフォトリソグラフィ工程によりエッチング除去し
てコンタクトホール31,32をそれぞれ形成する。
域以外の層間絶縁膜27上の中部には、スパッタリング法
により膜厚100nm程度のITO(Indium Tin Oxid
e)の透明画素電極15がフォトリソグラフィ工程により
エッチング加工して形成する。
ン領域24と接触するドレイン電極13が形成されるととも
に、コンタクトホール32を介してソース領域25および透
明画素電極15と接触するソース電極14が形成される。な
お、これらドレイン電極13およびソース電極14は、層間
絶縁膜27上に、スパッタリング法によリアルミニウム
(Al)を膜厚500nm程度成膜し、フォトリソグラ
フィ工程によリエッチング加工して形成する。また、ド
レイン電極13と一体に信号線10も一体に形成される。
タ11などを保護するために表面に絶縁膜を形成してもよ
い。
説明する。
素電極15と重なる位置に、フォトリソグラフィ工程によ
り島状にエッチング加工し周囲はテーパ状でイオン注入
を用いてドーズ量2×1015〜5×1016/cm2 程度
のボロンの高濃度ドーピングされた多結晶シリコンの冗
長用接続層36が形成されている。なお、この冗長用接続
層36は半導体層22とともに形成してもよく、リンが高濃
度ドーピングされていてもよい。また、冗長用接続層36
と透明画素電極15との間には、100nmのゲート絶縁
膜26および層間絶縁膜27が介在されて絶縁状態を保って
いる。
フォトリソグラフィ工程によりエッチング加工して透明
画素電極15に凹部37が形成される。
の凹部37に突出して突部38が形成され、透明画素電極15
と電気的に接続されて信号線10と同様にアルミニウムの
冗長用信号線39が、透明画素電極15上から凹部37に跨が
って位置してフォトリソグラフィ工程によりエッチング
加工して形成されている。なお、この冗長用信号線39も
信号線10と同時に形成できる。
の点欠陥の修復について説明する。
10の冗長用接続層36上および冗長用信号線39の冗長用接
続層36上にレーザーを照射し、冗長用接続層36と冗長用
信号線39および信号線10の突部38とを電気的に接続す
る。そして、信号線10の電流が信号線10の突部38、冗長
用接続層36、冗長用信号線39および透明画素電極15の経
路で流れ、信号線10と透明画素電極15が同電位となっ
て、透明画素電極15の輝点や滅点を半輝点にできる。
状にできるため、冗長回路35を形成しても歩留まりを低
下することがないとともに、点欠陥を目立たせなくで
き、透明画素電極15の表示不良を解決できる。このよう
に、多結晶シリコンに不純物が注入された冗長用接続層
36を用いた場合は、冗長回路35を起因とする歩留まりの
低下は無いが、たとえば走査線5のモリブデン、タング
ステンを用いた場合は、形状が垂直であることと絶縁膜
が層間絶縁膜27の1層のみのために、走査線5と信号線
10のクロスショートが増え、冗長回路を起因とする歩留
まり低下が約5%生じてしまった。
22に多結晶シリコンを用いているために、電界効果移動
度が高く、液晶16の駆動能力を高めることができ、個々
の薄膜トランジスタ11を小型化できる。したがって、ア
クティブマトリククス型の液晶表示装置にこの薄膜トラ
ンジスタ11を用いれば開口率を上げることができ、液晶
16を表示する上での輝度および明るさを向上させたり、
消費電力を低下できる。さらに、電界効果移動度が高い
ため、薄膜トランジスタ11の動作を制御するためのシフ
トレジスタなどの集積回路を、画像表示領域以外のマト
リクスアレイ基板上のたとえば額縁などに形成できる。
このため、薄膜トランジスタ11を駆動するための集積回
路を別途実装する必要もなく、外部回路も簡略化できる
ため、製造工程の削減と製造コストの削減が可能であ
る。
明する。
は、図3に示す実施の形態の液晶表示装置において、半
導体層22のドレイン領域24およびチャネル領域23の間
と、ソース領域25およびチャネル領域23の間とに、不純
物の濃度が低く注入され、チャネル領域23とソース領域
25およびドレイン領域24との間の抵抗値の中間の抵抗値
を有するLDD(Lightly Doped Drain )構造のLDD
領域41,42を有するものである。なお、冗長回路35は図
3に示す実施の形態と同様に形成されている。
膜トランジスタ11は、オン状態で比較的大きなドレイン
電圧が加えられた場合でもLDD領域41,42で電界集中
が緩和されるので、チャネル領域23とドレイン領域24お
よびソース領域25の接合部分に電界が集中せず、電界に
よりキャリアが必要以上に加速されないので、ホット・
エレクトロンやホット・ホールが発生しにくくなる。こ
のため、ゲート絶縁膜26内部にキャリアが侵入して蓄積
されることがなくなるため閾値電圧を変動せず、薄膜ト
ランジスタ11は安定して動作する。さらに、アバランシ
ェ降伏を起こすことがないため、ゲート絶縁膜26を破壊
したり、ドレイン領域24およびソース領域25を破壊する
こともないので、信頼性および耐久性が向上する。
続層36には多結晶シリコンに不純物が注入されたものを
用いたが、マトリクスアレイ基板に用いられていない
膜、たとえばブラックマトリクス材料のクロム(Cr)
などを用いても同様の効果を得ることができる。
グ素子とは別個に形成して、走査線および信号線の少な
くともいずれか一方と画素電極とを接続するため、冗長
回路の所望の形状で形成できるため、冗長回路による層
間ショートなどの問題を発生することなく、歩留まりを
低下させず、画素電極を修復できる。
路付近を示す平面図である。
ある。
面図である。
ンジスタを示す断面図である。
Claims (8)
- 【請求項1】 スイッチング素子、このスイッチング素
子に接続された走査線および信号線、および、前記スイ
ッチング素子に接続された画素電極を有するアレイ基板
と、このアレイ基板に対向配置される対向電極を有する
対向基板と、前記アレイ基板および前記対向基板の間に
封入挟持される液晶と、前記走査線に走査信号を印加す
る走査線駆動回路と、前記信号線に映像信号を印加する
信号線駆動回路とを有する液晶表示装置において、 前記走査線および信号線の少なくともいずれか一方と、
前記画素電極とを接続可能な前記スイッチング素子とは
別個の冗長回路を具備したことを特徴とする液晶表示装
置。 - 【請求項2】 冗長回路は、少なくとも一部に不純物を
含有する多結晶シリコンを有することを特徴とする請求
項1記載の液晶表示装置。 - 【請求項3】 冗長回路は、画素電極に接続された冗長
用信号線と、 信号線および前記冗長用信号線間に接続される多結晶シ
リコンの冗長用接続層とを具備したことを特徴とする請
求項1または2記載の液晶表示装置。 - 【請求項4】 画素電極は、平面状の凹部を有し、 この凹部内に信号線および冗長用信号線を冗長用接続層
と接続する部分が位置することを特徴とする請求項3記
載の液晶表示装置。 - 【請求項5】 信号線および冗長用信号線と冗長用接続
層とはレーザ照射により接続されることを特徴とする請
求項3または4記載の液晶表示装置。 - 【請求項6】 冗長用接続層は、周囲がテーパ状である
ことを特徴とする請求項3ないし5いずれか記載の液晶
表示装置。 - 【請求項7】 スイッチング素子は、多結晶シリコンを
半導体層に有する薄膜トランジスタであることを特徴と
する請求項1ないし6いずれか記載の液晶表示装置。 - 【請求項8】 薄膜トランジスタは、LDD領域を有す
ることを特徴とする請求項7記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10081495A JPH11282007A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10081495A JPH11282007A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11282007A true JPH11282007A (ja) | 1999-10-15 |
Family
ID=13747978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10081495A Pending JPH11282007A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11282007A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100430084B1 (ko) * | 2001-04-04 | 2004-05-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
US7642710B2 (en) | 2006-01-02 | 2010-01-05 | Au Optronics Corporation | Pixel structure for an OLED provided with a redundant active device connected to a pixel electrode and a current control unit |
US7973871B2 (en) | 2004-05-27 | 2011-07-05 | Sharp Kabushiki Kaisha | Active matrix substrate, method for correcting a pixel deffect therein and manufacturing method thereof |
US7978165B2 (en) | 2004-07-20 | 2011-07-12 | Sharp Kabushiki Kaisha | Liquid crystal display device, method for repairing liquid crystal display device, and method for driving liquid crystal display device |
-
1998
- 1998-03-27 JP JP10081495A patent/JPH11282007A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100430084B1 (ko) * | 2001-04-04 | 2004-05-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
US7973871B2 (en) | 2004-05-27 | 2011-07-05 | Sharp Kabushiki Kaisha | Active matrix substrate, method for correcting a pixel deffect therein and manufacturing method thereof |
US7978165B2 (en) | 2004-07-20 | 2011-07-12 | Sharp Kabushiki Kaisha | Liquid crystal display device, method for repairing liquid crystal display device, and method for driving liquid crystal display device |
US7642710B2 (en) | 2006-01-02 | 2010-01-05 | Au Optronics Corporation | Pixel structure for an OLED provided with a redundant active device connected to a pixel electrode and a current control unit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3525316B2 (ja) | アクティブマトリクス型表示装置 | |
US7700495B2 (en) | Thin film transistor device and method of manufacturing the same, and liquid crystal display device | |
US5889291A (en) | Semiconductor integrated circuit | |
US7968387B2 (en) | Thin film transistor and method of fabricating thin film transistor substrate | |
KR100355713B1 (ko) | 탑 게이트 방식 티에프티 엘시디 및 제조방법 | |
KR100831881B1 (ko) | 박막 반도체 장치 | |
JPH09311342A (ja) | 表示装置 | |
JP3499381B2 (ja) | アクティブマトリクス型表示装置およびその作製方法 | |
KR20010019665A (ko) | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 | |
JP2002033481A (ja) | 薄膜半導体装置 | |
JPH10123567A (ja) | 液晶表示素子用薄膜トランジスタアレイ | |
JPH10154815A (ja) | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 | |
JPH1079514A (ja) | アクティブマトリクス基板の製造方法 | |
JPH11282007A (ja) | 液晶表示装置 | |
JP2859785B2 (ja) | アクティブマトリクス基板 | |
JPS58184758A (ja) | マトリツクスアレ−の欠陥修正方法 | |
JP3287806B2 (ja) | アクティブマトリクス基板 | |
JP3647384B2 (ja) | 薄膜半導体素子およびその製造方法並びに表示パネル | |
JPH10200121A (ja) | 薄膜トランジスタ基板の製造方法 | |
JPH08204196A (ja) | アクティブマトリクス回路および電気光学装置 | |
JP3536518B2 (ja) | 多結晶半導体tft、その製造方法、及びtft基板 | |
KR100645036B1 (ko) | 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법 | |
KR101331803B1 (ko) | 액정표시장치 및 그 제조방법 | |
JP2002006341A (ja) | 液晶装置およびその製造方法 | |
JP2003215615A (ja) | 液晶表示装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20040315 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A521 | Written amendment |
Effective date: 20040524 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20080513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20100513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120513 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20130513 |
|
LAPS | Cancellation because of no payment of annual fees |