JP2002006341A - 液晶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 蓄積容量の不良を低減することにより歩留ま
り向上、信頼性向上を図ることができる液晶装置を提供
する。 【解決手段】 本発明の液晶装置は、互いに対向するＴ
ＦＴアレイ基板７、対向基板１８間に液晶１９が挟持さ
れ、ＴＦＴアレイ基板７上に互いに交差して設けられた
複数の走査線４および複数のデータ線３と、マトリクス
状に配置された複数の画素電極１、複数のスイッチング
用ＴＦＴ２、および複数の蓄積容量とを有している。蓄
積容量はトランジスタ構造となっており、その蓄積容量
用ＴＦＴ１４がｐチャネルトランジスタで構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶装置およびそ
の製造方法に関し、特に液晶装置に用いられる蓄積容量
の構成に関するものである。

【０００２】

【従来の技術】例えば、薄膜トランジスタ（Thin Film
Transistor, 以下、ＴＦＴと略記することもある）をス
イッチング素子として用いたアクティブマトリクス駆動
方式の液晶表示装置においては、ＴＦＴアレイ基板上に
縦横に多数の走査線およびデータ線が格子状に配置さ
れ、これらの各交点に対応して多数のＴＦＴが設けられ
ている。各ＴＦＴは、走査線にゲート電極が接続され、
データ線に半導体層のソース領域が接続され、画素電極
に半導体層のドレイン領域が接続されている。そして、
走査線を介してＴＦＴのゲート電極に走査信号が供給さ
れると、当該ＴＦＴのソース領域−ドレイン領域間のチ
ャネル領域が反転してＴＦＴはオン状態とされ、データ
線を介して半導体層のソース領域に供給される画像信号
がチャネル領域を介して画素電極に供給される。

【０００３】ところが、このような画像信号の供給は、
各ＴＦＴを介して画素電極毎に極めて短時間しか行われ
ない。そのため、ごく短時間だけオン状態とされたＴＦ
Ｔを介して供給される画像信号の電圧をこのオン状態と
された時間よりもはるかに長時間にわたって保持するた
めに、各画素電極には液晶容量と並列に蓄積容量が形成
されるのが一般的である。

【０００４】蓄積容量を形成するには、任意の１画素の
画素電極と当該画素の前段の走査線を一部重ねて配置し
て容量を形成する方法と、専用の容量線を例えばＴＦＴ
の半導体層の上方に重ねて配置して容量とする方法とが
ある。前者は開口率が稼げるが、走査線につながる寄生
容量が増加し、配線遅延が大きくなるという欠点があ
る。一方、後者は開口率は劣るが、走査線に影響を与え
ないため、表示の均一性が確保しやすいという利点があ
る。

【０００５】後者の場合、すなわち容量線と半導体層と
で容量を形成する場合には、通常、容量線に重なった半
導体層の部分に不純物を導入して縮退させ、充分に低抵
抗とし、半導体ではなく導体として用いるのが一般的な
キャパシタ構造の容量の構成である。これに対して、容
量線に重なった部分の半導体層への不純物導入を行わ
ず、この半導体層の部分をそのまま半導体（チャネル領
域）として用い、ＭＯＳトランジスタをオン状態とする
ことで容量を形成するようにした構成、いわゆるＭＯＳ
構造の容量とする構成も提案されている。

【０００６】例えば図１２はＭＯＳ型容量を蓄積容量と
した画素の一構成例を示すものであり、文献（"A 10.4-
in. XGA Low-Temperature Poly-Si TFT-LCD for Mobile
PCApplications", Y.Aoki et al., p.176-179, SID'99
DIGEST, 1998）に発表されたものである。

【０００７】この図に示す画素において、ＴＦＴ１００
は１つの半導体層１０２上に２つのゲート電極１０１が
設けられたデュアルゲート型ｎチャネルＴＦＴであり、
当該半導体層１０２を利用してｎチャネルのＭＯＳ型蓄
積容量１０３が設けられている。このように、蓄積容量
としてＭＯＳ型容量を採用した場合、容量線に重なる部
分の半導体層に不純物を導入するためのイオン注入工程
が不要となるため、製造プロセスにおける工程数が削減
できるという利点が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
蓄積容量を用いた液晶装置においては以下のような問題
点があった。半導体層に充分に不純物を導入し、導体と
した通常のキャパシタ構造の蓄積容量の場合、横軸に印
加電圧（例えば半導体層側を基準電位としたときの容量
線側の電位）、縦軸に容量をとった時の容量（Ｃ−Ｖ）
特性は直線性を示し、印加電圧が正であっても、負であ
っても容量が形成される。よって、例えば図７（ａ）に
示すように、画像信号が最小値２Ｖ、最大値１０Ｖのパ
ルス波形Ｐを示すとすると、半導体層側の電位はこのパ
ルス波形に従って振れ、容量線側の電位レベルＶｃはパ
ルスの振幅の中心値である６Ｖに設定できることにな
る。この設定とすると、半導体層の電位が１０Ｖに振れ
たときは半導体層を基準として容量線に対して実質的に
−４Ｖの電位が印加されることになり、半導体層の電位
が２Ｖに振れたときは容量線に＋４Ｖの電位が印加され
ることになる。

【０００９】ところが、半導体層を基準として容量線に
負電位が印加された場合と正電位が印加された場合とで
蓄積容量の電荷保持特性に差異が生じ、所望の電荷保持
特性が得られていない恐れがあった。その結果、蓄積容
量が所定の容量を所定の時間だけ保持できない場合が生
じ、歩留まりの低下を招いたり、半導体層−容量線間の
誘電体膜の経時劣化が生じ、信頼性の低下を招く等の不
具合が生じることが懸念されていた。

【００１０】本発明は、上記の課題を解決するためにな
されたものであって、蓄積容量の不良を低減することに
より歩留まり向上、信頼性向上を図ることができる液晶
装置およびその製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の液晶装置は、互いに対向する一対
の基板間に液晶が挟持され、一対の基板のうちの一方の
基板上に、互いに交差して設けられた複数の走査線およ
び複数のデータ線と、走査線とデータ線との交差に対応
してマトリクス状に配置された複数の画素電極、画素電
極のスイッチング素子をなす複数のスイッチング用ＴＦ
Ｔ、および複数の蓄積容量用ＴＦＴとを有する液晶装置
であって、蓄積容量用ＴＦＴがｐチャネルトランジスタ
であることを特徴とする。

【００１２】また、本発明の第２の液晶装置は、互いに
対向する一対の基板間に液晶が挟持され、一対の基板の
うちの一方の基板上に、互いに交差して設けられた複数
の走査線および複数のデータ線と、走査線とデータ線と
の交差に対応してマトリクス状に配置された複数の画素
電極、画素電極のスイッチング素子をなす複数のスイッ
チング用ＴＦＴ、および複数の蓄積容量とを有する液晶
装置であり、蓄積容量が、スイッチング用ＴＦＴを介し
てパルス状の画像信号が供給される下部電極と、下部電
極の上方に少なくとも一部が平面的に重なるように配置
され一定の電位が供給される上部電極と、これら下部電
極と上部電極との間に介在する誘電体膜とからなり、上
部電極に対して画像信号のパルスの振幅の中心値よりも
低い電位が供給されることを特徴とする。

【００１３】本発明者らは、ｎ型多結晶シリコン膜から
なる下部電極上にシリコン酸化膜からなる誘電体膜を形
成し、さらにその上にクロム、アルミニウム等の金属膜
からなる上部電極を形成したキャパシタを実際に作製
し、上部電極に負電位を印加した場合と正電位を印加し
た場合とで上部電極−下部電極間に流れるリーク電流特
性を比較した。

【００１４】リーク電流の測定結果を図９に示す。図９
の縦軸はリーク電流値［Ａ］、横軸は電界強度［ＭＶ／
ｃｍ］（印加電圧を誘電体膜厚で割って標準化した
値）、である。実線で示したデータが上部電極に正電位
を印加した場合、２点鎖線で示したデータが負電位を印
加した場合、をそれぞれ示している。

【００１５】図９から明らかなように、上部電極に正電
位を印加した場合の方が、負電位を印加した場合に比べ
てリーク電流のレベルが２桁程度大きく、耐圧も低いこ
とが確認された（図９では図面を見やすくするために代
表的な１つのデータのみを図示するが、実際にはより多
くの測定を行っており、全て同様の傾向を示すことを確
認している）。

【００１６】また上記のキャパシタ構造での測定とは別
に、多結晶シリコン膜からなる半導体層上にシリコン酸
化膜からなるゲート誘電体膜を形成し、さらにその上に
金属膜からなるゲート電極を形成したｎチャネルＭＯＳ
トランジスタ、ｐチャネルＭＯＳトランジスタをそれぞ
れ作製し、キャパシタ構造での測定と同様にゲート電極
に負電位を印加した場合と正電位を印加した場合とでゲ
ート電極−半導体層間に流れるリーク電流特性を比較し
た。

【００１７】ｎチャネルＭＯＳトランジスタでのリーク
電流の測定結果を図１０に、ｐチャネルＭＯＳトランジ
スタでの測定結果を図１１にそれぞれ示す。図１０およ
び図１１の縦軸はリーク電流値［Ａ］、横軸は電界強度
［ＭＶ／ｃｍ］（印加電圧をゲート誘電体膜厚で割って
標準化した値）、である。実線で示したデータがゲート
電極に正電位を印加した場合、２点鎖線で示したデータ
が負電位を印加した場合、をそれぞれ示している。な
お、通常の使用状態ではｎチャネルＭＯＳトランジスタ
には正電位を、ｐチャネルＭＯＳトランジスタには負電
位を印加してトランジスタをオン状態とし、容量として
用いるが、ここでは敢えて逆極性の電位も印加してリー
ク電流特性を測定した。

【００１８】図１０、図１１の結果とも同様の傾向を示
しており、ゲート電極に正電位を印加した場合の方が、
負電位を印加した場合に比べてリーク電流のレベルが２
桁以上大きく、耐圧が低いことが確認された（図１０、
図１１では図面を見やすくするために代表的な１つのデ
ータのみを図示するが、実際にはより多くの測定を行っ
ており、全て同様の傾向を示すことを確認している）。

【００１９】これらのリーク電流測定結果から言えるこ
とは、キャパシタ構造、ＭＯＳトランジスタ構造のいず
れにかかわらず、上部電極側に正電位を印加した場合の
方が、負電位を印加した場合に比べてリーク電流のレベ
ルが大きく、耐圧が低いということである。

【００２０】そこで、本発明者らは、蓄積容量のリーク
電流を低減し、絶縁耐圧を確保するためには、できる限
り上部電極側に大きな正電位が印加されないようにする
ことが重要であることを認識した。

【００２１】このような蓄積容量を実現するのに最も有
効な手段は、本発明の第１の液晶装置として上に記載し
たように、蓄積容量をＭＯＳトランジスタ構造とした上
で、その蓄積容量用ＴＦＴをｐチャネルトランジスタと
することである。ｐチャネルトランジスタであれば、使
用時にゲート電極側に負電位を印加するのみであり、正
電位を印加することはないので、従来に比べてリーク電
流のレベルを低減できるとともに、絶縁耐圧を充分に確
保することができ、歩留まり向上、蓄積容量の信頼性向
上を図ることができる。

【００２２】次に、蓄積容量を一般のキャパシタ構造と
する場合、本発明の第２の液晶装置として上に記載した
ように、上部電極に対して画像信号のパルスの振幅の中
心値を供給していた従来の方式に代えて、画像信号のパ
ルスの振幅の中心値よりも低い電位を供給すればよい。
この構成によれば、上部電極に供給するこの電位（画像
信号のパルスの振幅の中心値よりも低い電位）から下部
電極の電位の最小値を引いた値が正電位となり、上部電
極に供給するこの電位（画像信号のパルスの振幅の中心
値よりも低い電位）から下部電極の電位の最大値を引い
た値が負電位となるので、正電位の絶対値の方が負電位
の絶対値よりも小さくなる。よって、この手段によって
も、従来に比べてリーク電流のレベルを低減でき、絶縁
耐圧を確保することができる。

【００２３】特に蓄積容量をトランジスタ構造とする場
合、蓄積容量用ＴＦＴは、スイッチング用ＴＦＴを構成
する半導体層と同一の層で形成され蓄積容量用ＴＦＴの
チャネル領域となる半導体層と、半導体層と少なくとも
一部が平面的に重なるように形成され蓄積容量用ＴＦＴ
のゲート電極となる容量線と、半導体層と容量線との間
に介在する誘電体膜とから構成することができる。

【００２４】また上記構成の場合、スイッチング用ＴＦ
Ｔがｎチャネルトランジスタであると、スイッチング用
ＴＦＴを構成する半導体層と蓄積容量用ＴＦＴを構成す
る半導体層を連続して一体の半導体層とすることはでき
ない。そこで、これら半導体層を分離して形成し、スイ
ッチング用ＴＦＴの半導体層のｎ型不純物拡散領域と蓄
積容量用ＴＦＴの半導体層のｐ型不純物拡散領域とをこ
れら半導体層とは別の層上にある導電層を介して電気的
に接続する構成とすることが好ましい。

【００２５】この構成の場合、前記導電層は前記データ
線と同一の層で形成することができる。この構成とすれ
ば、前記導電層として特別の層を設ける必要がなく、製
造プロセスが複雑になることもない。

【００２６】本発明の液晶装置の製造方法は、互いに対
向する一対の基板間に液晶が挟持され、一対の基板のう
ちの一方の基板上に、互いに交差して設けられた複数の
走査線および複数のデータ線と、表示領域内に走査線と
データ線との交差に対応してマトリクス状に配置された
複数の画素電極、画素電極のスイッチング素子をなす複
数のスイッチング用ＴＦＴ、および複数の蓄積容量用Ｔ
ＦＴと、周辺回路領域内に形成された周辺回路用ｎチャ
ネル薄膜トランジスタおよび周辺回路用ｐチャネル薄膜
トランジスタとを有する液晶装置の製造方法であって、
基板上にスイッチング用ＴＦＴを構成する半導体層、蓄
積容量用ＴＦＴを構成する半導体層、周辺回路用ｎチャ
ネル薄膜トランジスタを構成する半導体層、および周辺
回路用ｐチャネル薄膜トランジスタを構成する半導体層
をそれぞれ形成する工程と、各半導体層を覆うゲート絶
縁膜を形成する工程と、ゲート絶縁膜上の各半導体層の
チャネル領域となる部分の上方にそれぞれゲート電極を
形成する工程と、蓄積容量用ＴＦＴを構成する半導体層
および周辺回路用ｐチャネル薄膜トランジスタを構成す
る半導体層を少なくとも覆うマスク材をマスクとしてｎ
型不純物をイオン注入することによりスイッチング用Ｔ
ＦＴを構成する半導体層および周辺回路用ｎチャネル薄
膜トランジスタを構成する半導体層のチャネル領域の側
方にｎ型不純物拡散領域を形成する工程と、スイッチン
グ用ＴＦＴを構成する半導体層および周辺回路用ｎチャ
ネル薄膜トランジスタを構成する半導体層を少なくとも
覆うマスク材をマスクとしてｐ型不純物をイオン注入す
ることにより蓄積容量用ＴＦＴを構成する半導体層およ
び周辺回路用ｐチャネル薄膜トランジスタを構成する半
導体層のチャネル領域の側方にｐ型不純物拡散領域を形
成する工程とを有することを特徴とする。

【００２７】液晶装置の周辺回路領域は、ｎチャネルト
ランジスタとｐチャネルトランジスタからなるＣＭＯＳ
により回路が構成されているのが普通である。したがっ
て、蓄積容量をトランジスタ構造とする場合、さらには
本発明特有の構成の一つであるスイッチング用ＴＦＴを
ｎチャネルトランジスタ、蓄積容量用ＴＦＴをｐチャネ
ルトランジスタで構成する場合、周辺回路用ｎチャネル
薄膜トランジスタとスイッチング用ＴＦＴを同時に形成
し、周辺回路用ｐチャネル薄膜トランジスタと蓄積容量
用ＴＦＴを同時に形成することができる。この方法を採
れば、製造プロセスを複雑にすることなく、本発明の液
晶装置を容易に製造することができる。

【００２８】

【発明の実施の形態】[第１の実施の形態の液晶装置]以
下、本発明の第１の実施の形態を図１〜図４を参照して
説明する。図１は、本実施の形態の液晶装置の表示領域
を構成する複数の画素における各種素子、配線等の等価
回路である。図２はデータ線、走査線、画素電極等が形
成されたＴＦＴアレイ基板の画素を示す平面図である。
図３は、右側が表示領域のＴＦＴや蓄積容量を示す図２
のＡ−Ａ’線に沿う断面図、左側が図２には示していな
い周辺回路領域のＴＦＴを示す断面図である。図４は、
ＴＦＴアレイ基板の製造プロセスを説明するための工程
断面図である。なお、以下の各図面においては、各層や
各部材を図面上で認識可能な程度の大きさとするため、
各層や各部材毎に縮尺を異ならしめてある。

【００２９】［液晶装置要部の構成］図１に示すよう
に、本実施の形態の液晶装置において、画像表示領域を
構成するマトリクス状に形成された複数の画素は、画素
電極１と当該画素電極１を制御するためのスイッチング
用ＴＦＴ２がマトリクス状に複数形成されており、画像
信号を供給するデータ線３が当該スイッチング用ＴＦＴ
２のソース領域に電気的に接続されている。データ線３
に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に
線順次に供給しても構わないし、相隣接する複数のデー
タ線３同士に対して、グループ毎に供給するようにして
も良い。また、スイッチング用ＴＦＴ２のゲート電極に
走査線４が電気的に接続されており、所定のタイミング
で走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、
…、Ｇｍを、この順に線順次で印加するように構成され
ている。画素電極１は、スイッチング用ＴＦＴ２のドレ
イン領域に電気的に接続されており、スイッチング用Ｔ
ＦＴ２を一定期間だけそのスイッチを閉じることによ
り、データ線３から供給される画像信号Ｓ１、Ｓ２、
…、Ｓｎを所定のタイミングで書き込む。

【００３０】画素電極１を介して液晶に書き込まれた所
定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板
（後述する）に形成された対向電極（後述する）との間
で一定期間保持される。ここで、保持された画像信号が
リークするのを防ぐために、画素電極１と対向電極との
間に形成される液晶容量と並列に蓄積容量部５を付加す
る。本実施の形態ではこの蓄積容量部５がＰＭＯＳ構造
の蓄積容量用ＴＦＴとなっている。符号６は、蓄積容量
部５をなす蓄積容量用ＴＦＴのゲート線に相当する容量
線である。この蓄積容量部５により、画素電極１の電圧
はソース電圧が印加された時間よりも３桁も長い時間だ
け保持される。これにより保持特性はさらに改善され、
コントラスト比の高い液晶装置が実現できる。

【００３１】図２に示すように、液晶装置の一方の基板
をなすＴＦＴアレイ基板７上には、インジウム錫酸化物
（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透
明導電膜からなる複数の画素電極１（輪郭を破線で示
す）がマトリクス状に配置されており、画素電極１の紙
面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖
線で示す）が設けられ、紙面横方向に延びる辺に沿って
走査線４および容量線６（ともに輪郭を実線で示す）が
設けられ、データ線３と走査線４の交差点にスイッチン
グ用ＴＦＴ２が設けられている。本実施の形態におい
て、ポリシリコン膜からなる半導体層８（輪郭を１点鎖
線で示す）は、データ線３と走査線４の交差点の近傍で
Ｕ字状に形成されている。半導体層８の両端にはコンタ
クトホール９，１０が形成されており、一方のコンタク
トホール９はデータ線３と半導体層８のソース領域とを
電気的に接続するソースコンタクトホールとなり、他方
のコンタクトホール１０はドレイン電極１１（輪郭を２
点鎖線で示す）と半導体層８のドレイン領域とを電気的
に接続する第１ドレインコンタクトホールとなってい
る。ドレイン電極１１上の第１ドレインコンタクトホー
ル１０が設けられた側と反対側の端部には、ドレイン電
極１１と画素電極１とを電気的に接続するための画素コ
ンタクトホール１２が形成されている。なお、ドレイン
電極上の符号１３は、スイッチング用ＴＦＴ２の半導体
層８と蓄積容量用ＴＦＴ１４の半導体層１５とをドレイ
ン電極１１を介して電気的に接続するための第２ドレイ
ンコンタクトホールである（これについては後述す
る）。

【００３２】本実施の形態におけるスイッチング用ＴＦ
Ｔ２は、ｎチャネル型ＴＦＴであって、Ｕ字状の半導体
層８が走査線４と交差しており、半導体層８と走査線４
が２回交差していることになるため、１つの半導体層上
に２つのゲートを有するＴＦＴ、いわゆるデュアルゲー
ト型ＴＦＴを構成している。

【００３３】本実施の形態の場合、蓄積容量用ＴＦＴ１
４を構成する半導体層１５はスイッチング用ＴＦＴ２を
構成するＵ字状の半導体層８とは分離しており、容量線
６に沿って紙面横方向に延びるとともに隣接する画素の
ソース線３に沿って紙面縦方向に逆Ｌ字状に延びてい
る。また、容量線６は走査線４に沿って紙面横方向に並
ぶ画素を貫くように延びるとともに、分岐した一部６ａ
がデータ線３に沿って紙面縦方向に延びている。よっ
て、半導体層１５と容量線６とは一部が平面的に重なっ
ているが、容量線６が重なっていない部分の半導体層１
５はｐ型不純物がイオン注入されたｐ型不純物拡散領域
となっており、ｐＭＯＳトランジスタ構造をなしてい
る。

【００３４】本実施の形態の液晶装置は、図３に示すよ
うに、一対の透明基板１６，１７を有しており、その一
方の基板をなすＴＦＴアレイ基板７と、これに対向配置
される他方の基板をなす対向基板１８とを備え、これら
基板７，１８間に液晶１９が挟持されている。透明基板
１６，１７は、例えばガラス基板や石英基板からなるも
のである。

【００３５】図３の破断線より右側に示すスイッチング
用ＴＦＴ２においては、ＴＦＴアレイ基板７上に下地絶
縁膜２０が設けられ、下地絶縁膜２０上には例えば膜厚
５０ｎｍ程度のポリシリコン膜からなる半導体層８が設
けられ、この半導体層８を覆うように膜厚５０〜１５０
ｎｍ程度のゲート絶縁膜をなす絶縁薄膜２１が全面に形
成されている。下地絶縁膜２０上には各画素電極１をス
イッチング制御するスイッチング用ＴＦＴ２が設けら
れ、スイッチング用ＴＦＴ２は、クロム、アルミニウム
等の金属からなる走査線４、当該走査線４からの電界に
よりチャネルが形成される半導体層８のチャネル領域２
２、走査線４と半導体層８とを絶縁するゲート絶縁膜を
なす絶縁薄膜２１、アルミニウム等の金属からなるデー
タ線３、半導体層８のうちのｎ型不純物拡散領域である
ソース領域２３およびドレイン領域２４を備えている。

【００３６】また、走査線４上、絶縁薄膜２１上を含む
ＴＦＴアレイ基板７上には、ソース領域２３へ通じるソ
ースコンタクトホール９、ドレイン領域２４へ通じる第
１ドレインコンタクトホール１０が各々形成された第１
層間絶縁膜２５が形成され、第１層間絶縁膜２５上にデ
ータ線３が形成されている。つまり、データ線３は、第
１層間絶縁膜２５を貫通するソースコンタクトホール９
を介してソース領域２３に電気的に接続されている。

【００３７】さらに、図３の右側に示すように、蓄積容
量用ＴＦＴ１４においては、下地絶縁膜２０上にスイッ
チング用ＴＦＴ２の半導体層８と同一レイヤーの層から
なる半導体層１５が設けられ、この半導体層１５が絶縁
薄膜２１で覆われている。下地絶縁膜２０上には蓄積容
量用ＴＦＴ１４が設けられ、蓄積容量用ＴＦＴ１４は、
クロム、アルミニウム等の金属からなり、このＴＦＴ１
４のゲート電極を構成する容量線６、当該容量線６から
の電界によりチャネルが形成される半導体層１５のチャ
ネル領域２６、容量線６と半導体層１５とを絶縁するゲ
ート絶縁膜をなす絶縁薄膜２１、半導体層１５のｐ型不
純物拡散領域２７を備えている。

【００３８】このように、本実施の形態ではスイッチン
グ用ＴＦＴ２がｎチャネルトランジスタ、蓄積容量用Ｔ
ＦＴ１４がｐチャネルトランジスタであるから、これら
ＴＦＴ２，１４の半導体層８，１５を連続して一体に形
成することはできず、分離しなければならない。しか
も、図１の等価回路図で示したように、これらＴＦＴ
２，１４の半導体層８，１５同士は電気的に接続しなけ
ればならない。

【００３９】そこで、第１層間絶縁膜２５上にはデータ
線３と同一レイヤーの金属からなるドレイン電極１１が
形成されている。このドレイン電極１１は、第１ドレイ
ンコンタクトホール１０を通じてスイッチング用ＴＦＴ
２のｎ型不純物拡散領域（ドレイン領域２４）に接続さ
れるとともに、第２ドレインコンタクトホール１３を通
じて蓄積容量用ＴＦＴ１４のｐ型不純物拡散領域２７に
接続されている。これにより、スイッチング用ＴＦＴ２
のｎ型不純物拡散領域（ドレイン領域２４）と蓄積容量
用ＴＦＴ１４のｐ型不純物拡散領域２７とが電気的に接
続されている。

【００４０】また、データ線３およびドレイン電極１１
を覆うように第２層間絶縁膜２８が形成されており、第
２層間絶縁膜２８を貫通してドレイン電極１１に達する
画素コンタクトホール１２が形成されている。そして、
画素コンタクトホール１２の部分でドレイン電極１１に
電気的に接続されるＩＴＯ等の透明導電膜からなる画素
電極１が設けられている。なお、第２層間絶縁膜２８は
平坦化膜として用いられるものであり、例えば平坦性の
高い樹脂膜の一種であるアクリル膜が膜厚２μｍ程度に
厚く形成される。つまり、スイッチング用ＴＦＴ２のド
レイン領域２４はドレイン電極１１を介して画素電極１
と電気的に接続されている。

【００４１】図３の破断線より左側に示す周辺回路領域
においては、ＴＦＴアレイ基板７上には下地絶縁膜２０
が設けられ、下地絶縁膜２０上に周辺回路を構成する周
辺回路用ｎチャネルＴＦＴ２９および周辺回路用ｐチャ
ネルＴＦＴ３０が設けられている。これら周辺回路用の
ＴＦＴ２９，３０も表示領域内のＴＦＴ２，１４と同時
に形成されるため、その構成は同様である。

【００４２】すなわち、周辺回路用ｎチャネルＴＦＴ２
９は、下地絶縁膜２０上に半導体層３１が設けられ、こ
の半導体層３１を覆うようにゲート絶縁膜をなす絶縁薄
膜２１が形成され、絶縁薄膜２１上にゲート電極３２が
形成されている。そして、ゲート電極３２を覆う第１層
間絶縁膜２５上にソースコンタクトホール３３を通じて
半導体層３１のソース領域３４に接続されたソース電極
３５、ドレインコンタクトホール３６を通じてドレイン
領域３７に接続されたドレイン電極３８がそれぞれ形成
されている。同様に、周辺回路用ｐチャネルＴＦＴ３０
は、下地絶縁膜２０上に半導体層３９が設けられ、この
半導体層３９を覆うようにゲート絶縁膜をなす絶縁薄膜
２１が形成され、絶縁薄膜２１上にゲート電極４０が形
成されている。そして、ゲート電極４０を覆う第１層間
絶縁膜２５上にソースコンタクトホール４１を通じて半
導体層３９のソース領域４２に接続されたソース電極４
３、ドレインコンタクトホール４４を通じてドレイン領
域４５に接続されたドレイン電極４６がそれぞれ形成さ
れている。

【００４３】他方、対向基板１８上には、例えば、クロ
ム等の金属膜、樹脂ブラックレジスト等からなる第１遮
光膜４７（ブラックマトリクス）が格子状に形成され、
その上に、画素電極１と同様のＩＴＯ等の透明導電膜か
らなる対向電極４８が全面に形成されている。なお、Ｔ
ＦＴアレイ基板７、対向基板１８ともに、液晶１９に接
する面にはポリイミド等からなる配向膜４９，５０がそ
れぞれ設けられている。

【００４４】本実施の形態の液晶装置においては、蓄積
容量用ＴＦＴ１４がｐチャネルトランジスタであり、使
用時には蓄積容量用ＴＦＴ１４のゲート線にあたる容量
線６に常に負電位が印加され、正電位が印加されること
はない。よって、本実施の形態の液晶装置によれば、従
来に比べてリーク電流のレベルを低減できるとともに絶
縁耐圧を充分に確保することができ、歩留まり向上、蓄
積容量の信頼性向上を図ることができる。

【００４５】［液晶装置の製造プロセス］次に、上記構
成の液晶装置の製造プロセスについて図４を用いて説明
する。図４は、液晶装置を構成する２枚の基板のうち、
特にＴＦＴアレイ基板７の製造プロセスを示す工程断面
図である。

【００４６】まず、図４の工程（１）に示すように、ガ
ラス基板等の透明基板１６上に下地絶縁膜２０を形成
し、その上にアモルファスのシリコン層を積層する。そ
の後、アモルファスシリコン層に対して、例えばレーザ
アニール処理等の加熱処理を施すことにより、アモルフ
ァスシリコン層を再結晶させ、例えば膜厚５０ｎｍ程度
の結晶性のポリシリコン層５１を形成する。

【００４７】次に、図４の工程（２）に示すように、形
成されたポリシリコン層５１を上述した各半導体層８，
１５，３１，３９のパターンとなるようにパターニング
し、その上に例えば膜厚５０〜１５０ｎｍ程度のゲート
絶縁膜となる絶縁薄膜２１を形成する。

【００４８】次に、図４の工程（３）に示すように、各
ＴＦＴにおけるゲート電極３２，４０、走査線４、容量
線６を形成する。このゲート電極等の形成は、例えばク
ロム、アルミニウム等の金属膜をスパッタまたは真空蒸
着した後、ゲート電極３２，４０、走査線４、容量線６
等の形状のレジストパターンを形成し、これをマスクに
して金属膜をエッチングすることにより行う。

【００４９】その後、蓄積容量用ＴＦＴ１４の半導体層
１５および周辺回路用ｐチャネルＴＦＴ３０の半導体層
３９を覆うレジストパターン５２を形成し、絶縁薄膜２
１を通してスイッチング用ＴＦＴ２の半導体層８および
周辺回路用ｎチャネルＴＦＴ２９の半導体層３１にＰＨ
₃／Ｈ₂イオンを注入する。この時のイオン注入条件は、
例えば³¹Ｐのイオンドーズ量が５×１０¹⁴〜１×１０¹⁵
ions/cm²程度であり、加速エネルギーは８０keV程度で
ある。以上の工程（３）により、スイッチング用ＴＦＴ
２および周辺回路用ｎチャネルＴＦＴ２９のソース領域
２３，３４およびドレイン領域２４，３７が形成され
る。

【００５０】次にレジストパターン５２を剥離した後、
図４の工程（４）に示すように、スイッチング用ＴＦＴ
２の半導体層８および周辺回路用ｎチャネルＴＦＴ２９
の半導体層３１を覆うレジストパターン５３を形成し、
絶縁薄膜２１を通して蓄積容量用ＴＦＴ１４の半導体層
１５および周辺回路用ｐチャネルＴＦＴ３０の半導体層
３９にＢ₂Ｈ₆／Ｈ₂イオンを注入する。この時のイオン
注入条件は、例えば¹¹Ｂのドーズ量が５×１０¹⁴〜５×
１０¹⁵ions/cm²必要であり、加速エネルギーは２５〜３
０keV程度である。以上の工程（４）により、蓄積容量
用ＴＦＴ１４のｐ型不純物拡散領域２７および周辺回路
用ｐチャネルＴＦＴ３０のソース領域４２およびドレイ
ン領域４５が形成される。

【００５１】次にレジストパターン５３を剥離した後、
図４の工程（５）に示すように、第１層間絶縁膜２５を
積層し、その後、ソースコンタクトホール９，３３，４
１および第１、第２ドレインコンタクトホール１０，１
３、ドレインコンタクトホール３６，４４となる位置を
開口し、その後、アルミニウム等の金属膜をスパッタま
たは蒸着し、データ線３およびドレイン電極１１、ソー
ス電極３５，４３およびドレイン電極３８，４６の形状
をなすレジストパターンをそれぞれ形成し、これらをマ
スクとして金属膜をエッチングすることにより、データ
線３およびドレイン電極１１、ソース電極３５，４３お
よびドレイン電極３８，４６をそれぞれ形成する。

【００５２】その後、第２層間絶縁膜２８を積層し、画
素コンタクトホール１２となる位置を開口し、その上の
所定の領域に膜厚約５０〜２００ｎｍ程度のＩＴＯ等の
透明導電性薄膜からなる画素電極１を形成する。最後
に、全面に配向膜４９（図４では図示略）を形成する。
以上の工程により、本実施の形態のＴＦＴアレイ基板７
が完成する。

【００５３】他方、図３に示した対向基板１８について
は工程図の例示を省略するが、ガラス基板等の透明基板
１７が先ず用意され、第１遮光膜４７および後述する額
縁としての第２遮光膜（図８参照）を、例えば金属クロ
ムをスパッタリングした後、フォトリソグラフィー工
程、エッチング工程を経て形成する。なお、これら遮光
膜４７は、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ａｌ
（アルミニウム）などの金属材料の他、カーボンやＴｉ
をフォトレジストに分散した樹脂ブラックなどの材料か
ら形成してもよい。

【００５４】その後、対向基板１８の全面に、スパッタ
リング等によりＩＴＯ等の透明導電性薄膜を約５０〜２
００ｎｍの厚さに堆積することによって対向電極４８を
形成する。さらに、対向電極４８の全面に配向膜５０を
形成する。

【００５５】最後に、上述のように各層が形成されたＴ
ＦＴアレイ基板７と対向基板１８とを対向させて配置
し、セル厚が例えば４μｍ程度になるようにシール材に
より貼り合わせ、空パネルを作製する。次いで、液晶１
９を空パネル内に封入すれば、本実施の形態の液晶装置
が作製される。

【００５６】本実施の形態の液晶装置の製造方法によれ
ば、周辺回路領域に周辺回路用ｐチャネルＴＦＴ３０を
元来有しており、この周辺回路用ｐチャネルＴＦＴ３０
を形成する際にｐチャネルトランジスタからなる蓄積容
量用ＴＦＴ１４を同時に形成しているので、製造プロセ
スを複雑にすることなく、本実施の形態の液晶装置を容
易に製造することができる。

【００５７】[第２の実施の形態]以下、本発明の第２の
実施の形態を図５〜図７を参照して説明する。図５は、
データ線、走査線、画素電極等が形成されたＴＦＴアレ
イ基板の画素を示す平面図である。図６は、右側が蓄積
容量を示す図５のＡ−Ａ’線に沿う断面図、左側がスイ
ッチング用ＴＦＴを示す図５のＢ−Ｂ’線に沿う断面
図、である。第１の実施の形態ではｐチャネルトランジ
スタ構造の蓄積容量を用いた例を示したが、本実施の形
態では一般のキャパシタ構造の蓄積容量を用い、容量線
に対する印加電圧を従来と変えた例を示す。なお、図５
に示す本実施の形態のＴＦＴアレイ基板の構成は、図２
に示す第１の実施の形態のＴＦＴアレイ基板の構成と類
似しており、同一の構成要素には同一の符号を付し、詳
細な説明は省略する。

【００５８】図２においては、スイッチング用ＴＦＴ２
の半導体層８はＵ字状の部分が蓄積容量用ＴＦＴ１４の
半導体層１５と分離して形成されていたのに対し、図５
に示すように、本実施の形態におけるスイッチング用Ｔ
ＦＴ２の半導体層８（輪郭を１点鎖線で示す）は、デー
タ線３と走査線４の交差点の近傍でＵ字状に形成され、
そのＵ字状部８ａの一端が走査線４に沿って隣接する画
素のデータ線３に向かう方向（紙面右方向）および当該
画素のデータ線３に沿う方向（紙面上方向）にそれぞれ
長く延びている。半導体層８のＵ字状部８ａの両端には
コンタクトホール９，１０が形成されており、一方のコ
ンタクトホール９はデータ線３と半導体層８のソース領
域とを電気的に接続するソースコンタクトホールとな
り、他方のコンタクトホール１０はドレイン電極１１
（輪郭を２点鎖線で示す）と半導体層８のドレイン領域
とを電気的に接続するドレインコンタクトホールとなっ
ている。ドレイン電極１１上のドレインコンタクトホー
ル１０が設けられた側と反対側の端部には、ドレイン電
極１１と画素電極１とを電気的に接続するための画素コ
ンタクトホール１２が形成されている。

【００５９】容量線６は走査線４に沿って紙面横方向に
並ぶ画素を貫くように延びるとともに、分岐した一部６
ａがデータ線３に沿って紙面縦方向に延びている。ま
た、容量線６のこの部分に重なる半導体層８中にスイッ
チング用ＴＦＴ２のソース領域２３、ドレイン領域２４
と同様、リン等のｎ型不純物が導入されたことにより、
この半導体層８は縮退して導電層となっている。これに
より、ともにデータ線３に沿って長く延びる半導体層８
と容量線６とによってキャパシタ構造の蓄積容量部５が
形成されている。

【００６０】図６の左側に示すスイッチング用ＴＦＴ２
においては、ＴＦＴアレイ基板７上に下地絶縁膜２０が
設けられ、下地絶縁膜２０上に半導体層８が設けられ、
この半導体層８を覆うように絶縁薄膜２１が全面に形成
されている。スイッチング用ＴＦＴ２は、走査線４、半
導体層８のチャネル領域２２、ゲート絶縁膜をなす絶縁
薄膜２１、半導体層８のソース領域２３およびドレイン
領域２４を備えている。また、ソース領域２３へ通じる
ソースコンタクトホール９、ドレイン領域２４へ通じる
ドレインコンタクトホール１０（図６には図示せず）が
各々形成された第１層間絶縁膜２５が形成され、第１層
間絶縁膜２５上にソースコンタクトホール９を通じてソ
ース領域２３に接続されたデータ線３が形成されてい
る。

【００６１】さらに、図６の右側に示すように、第１層
間絶縁膜２５上にはデータ線３と同一レイヤーの金属か
らなるドレイン電極１１が形成され、ドレイン電極１１
へ通じる画素コンタクトホール１２が形成された第２層
間絶縁膜２８が形成されている。つまり、ドレイン領域
２４はドレイン電極１１を介して画素電極１と電気的に
接続されている。なお、図３の断面には図示されない
が、半導体層８のドレイン領域２４とドレイン電極１１
とは第１層間絶縁膜２５に形成されたドレインコンタク
トホール１０を介して電気的に接続されている。

【００６２】図３の右側に示す蓄積容量部５の部分にお
いて、下地絶縁膜２０上にはスイッチング用ＴＦＴ２の
半導体層８と一体でリンがドープされた半導体層８が設
けられ、この半導体層８を覆うように絶縁薄膜２１（誘
電体膜）が全面に形成されている。絶縁薄膜２１上に、
走査線４と同一レイヤーの金属からなる容量線６が形成
され、容量線６を覆うように第１層間絶縁膜２５が全面
に形成されている。第１層間絶縁膜２５上にドレイン電
極１１が形成されている。そして、第２層間絶縁膜２８
を貫通してドレイン電極１１表面に達する画素コンタク
トホール１２が設けられ、画素コンタクトホール１２の
部分でドレイン電極１１に電気的に接続されるＩＴＯ等
の透明導電膜からなる画素電極１が設けられている。

【００６３】他方、対向基板１５の構成は第１の実施の
形態と同様である。また、本実施の形態は従来一般のキ
ャパシタ構造の蓄積容量を有する例であるため、製造方
法に関する説明は省略する。

【００６４】次に、本実施の形態の液晶装置の蓄積容量
の使用方法について説明する。従来一般のキャパシタ構
造の蓄積容量においては、既に図７（ａ）を用いて説明
したように、画像信号が最小値２Ｖ、最大値１０Ｖのパ
ルス波形Ｐを示す場合、容量線側の電位レベルＶｃをパ
ルスの振幅の中心値である６Ｖに設定していた。

【００６５】それに対して、本実施の形態の場合、図７
（ｂ）に示すように、蓄積容量でのリーク電流を低減
し、かつ絶縁耐圧を向上させる目的で、容量線側の電位
レベルＶｃ’をパルス波形Ｐの振幅の中心値よりも低い
１〜３Ｖ程度に下げている。この数値の根拠は、蓄積容
量への充電を考えた場合、画像信号のHigh側（最大値
側）とLow側（最小値側）の双方で充分に充電が行われ
ればよいのだから、画像信号との間の電位差が少なくと
も１Ｖ程度あればよい。このように考えると、Low側
（最小値側）でも充電がなされるように容量線に供給す
る最低電位は３Ｖとなり、容量線側の電位レベルを従来
の６Ｖから３Ｖに下げることができる。

【００６６】ところが実際には、上記の画像信号のパル
ス波形Ｐは入力側のものであって、蓄積容量の半導体層
（下部電極）に供給される電位は、スイッチング用ＴＦ
Ｔでの電圧降下分があるため、画像信号のパルス波形よ
りも１〜２Ｖ程度下がってしまう（破線のパルス波形
Ｐ’で示す）。したがって、仮にスイッチング用ＴＦＴ
での電圧降下分が２Ｖとなったことで画像信号のパルス
波形の最小値が０Ｖになったとすると、容量線に供給す
る電位は１Ｖでも充電はなされることになる。以上の考
察により、本実施の形態においては、容量線側の電位レ
ベルＶｃ’を１〜３Ｖ程度に下げることができる。

【００６７】本実施形態の液晶装置によれば、例えば図
７（ｂ）に示した容量線６に供給する電位レベルＶｃ’
を３Ｖとした場合、仮に上記のパルス波形Ｐの電圧降下
がないとして、蓄積容量の半導体層（下部電極）に対す
る容量線側の実効的な電位が＋１〜−７Ｖとなる。すな
わち、正電位の絶対値と負電位の絶対値が同じであった
従来と異なり、正電位の絶対値の方が負電位の絶対値よ
りも小さくなる。したがって、従来に比べて蓄積容量の
リーク電流のレベルを低減でき、絶縁耐圧を確保するこ
とができるので、液晶装置の歩留まり向上、信頼性の向
上を図ることができる。

【００６８】［液晶装置の全体構成］次に、液晶装置５
５の全体構成について図８を用いて説明する。図８にお
いて、ＴＦＴアレイ基板７の上には、シール材５６がそ
の縁に沿って設けられており、その内側に並行して額縁
としての第２遮光膜５７が設けられている。シール材５
６の外側の領域には、データ線駆動回路５８および外部
回路接続端子５９がＴＦＴアレイ基板７の一辺に沿って
設けられており、走査線駆動回路６０がこの一辺に隣接
する２辺に沿って設けられている。走査線４に供給され
る走査信号の遅延が問題にならないのならば、走査線駆
動回路６０は片側だけでも良いことは言うまでもない。
また、データ線駆動回路５８を画像表示領域の辺に沿っ
て両側に配列してもよい。例えば、奇数列のデータ線３
は画像表示領域の一方の辺に沿って配設されたデータ線
駆動回路から画像信号を供給し、偶数列のデータ線３は
前記画像表示領域の反対側の辺に沿って配設されたデー
タ線駆動回路から画像信号を供給するようにしてもよ
い。このようにデータ線３を櫛歯状に駆動するようにす
れば、データ線駆動回路の占有面積を拡張することがで
きるため、複雑な回路を構成することが可能となる。さ
らに、ＴＦＴアレイ基板７の残る一辺には、画像表示領
域の両側に設けられた走査線駆動回路６０間をつなぐた
めの複数の配線６１が設けられている。また、対向基板
１８のコーナー部の少なくとも１箇所には、ＴＦＴアレ
イ基板７と対向基板１８との間で電気的導通をとるため
の導通材６２が設けられている。そして、シール材５６
とほぼ同じ輪郭を持つ対向基板１８が当該シール材５６
によりＴＦＴアレイ基板７に固着されている。

【００６９】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記第１の実施の形態ではスイッチング素子用ＴＦ
Ｔをｎチャネル型、蓄積容量用ＴＦＴをｐチャネル型と
したが、スイッチング素子用ＴＦＴがｐチャネル型であ
ってもよい。その場合、スイッチング素子用ＴＦＴの半
導体層と蓄積容量用ＴＦＴの半導体層を連続して一体に
形成することができ、第１の実施の形態で示した本発明
特有の構造を採る必要がない。また、液晶装置を構成す
る各種膜の材料、膜厚、寸法、製造条件等の具体的な記
載に関しては、上記実施の形態に限ることなく、適宜設
計変更が可能である。

【００７０】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、蓄積容量の上部電極側に極力大きな正電位が印
加されないような構成としたので、蓄積容量におけるリ
ーク電流のレベルを従来に比べて低減できるとともに、
絶縁耐圧を充分に確保することもでき、液晶装置の歩留
まり向上、信頼性向上を図ることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態である液晶装置の
等価回路図である。

【図２】 同、液晶装置の画素構成を示す拡大平面図で
ある。

【図３】 同、液晶装置のスイッチング用ＴＦＴおよび
蓄積容量用ＴＦＴを示す（図２のＡ−Ａ’線に沿う）断
面図、および周辺回路用ＴＦＴを示す断面図である。

【図４】 同、液晶装置の製造プロセスを示す工程断面
図である。

【図５】 本発明の第２の実施の形態である液晶装置の
画素構成を示す拡大平面図である。

【図６】 図５のＡ−Ａ’線およびＢ−Ｂ’線に沿う断
面図である。

【図７】 キャパシタ構造の蓄積容量における容量線へ
の印加電圧を示す図であって、（ａ）従来の印加方法、
（ｂ）本実施の形態の印加方法をそれぞれ示している。

【図８】 液晶装置の全体構成を示す平面図である。

【図９】 キャパシタ構造の蓄積容量における印加電圧
の極性によるリーク電流特性の違いを示す図である。

【図１０】 ｎチャネルトランジスタ構造の蓄積容量に
おける印加電圧の極性によるリーク電流特性の違いを示
す図である。

【図１１】 ｐチャネルトランジスタ構造の蓄積容量に
おける印加電圧の極性によるリーク電流特性の違いを示
す図である。

【図１２】 ＭＯＳ型容量を蓄積容量とした従来の画素
の一構成例を示す図である。

【符号の説明】

１ 画素電極 ２ スイッチング用薄膜トランジスタ（ＴＦＴ） ３ データ線 ４ 走査線 ５ 蓄積容量部 ６ 容量線 ７ ＴＦＴアレイ基板 ８，１５，３１，３９ 半導体層 １４ 蓄積容量用薄膜トランジスタ（ＴＦＴ） １８ 対向基板 １９ 液晶 ２１ 絶縁薄膜（誘電体膜） ２９ 周辺回路用ｎチャネル薄膜トランジスタ（ＴＦ
Ｔ） ３０ 周辺回路用ｐチャネル薄膜トランジスタ（ＴＦ
Ｔ） ５５ 液晶装置

フロントページの続き (72)発明者 高鍋 昌一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H092 GA59 JA23 JA33 JB13 JB52 JB58 JB69 KA10 KA12 KA18 KA22 KB04 KB13 KB22 KB23 MA04 MA05 MA27 MA30 MA37 NA22 NA27 2H093 NA43 NA53 NB29 NC34 NC35 ND39 ND53

Claims (6)

【特許請求の範囲】
1. 【請求項１】 互いに対向する一対の基板間に液晶が挟
   持され、前記一対の基板のうちの一方の基板上に、互い
   に交差して設けられた複数の走査線および複数のデータ
   線と、前記走査線と前記データ線との交差に対応してマ
   トリクス状に配置された複数の画素電極、該画素電極の
   スイッチング素子をなす複数のスイッチング用薄膜トラ
   ンジスタ、および複数の蓄積容量用薄膜トランジスタと
   を有する液晶装置であって、 前記蓄積容量用薄膜トランジスタがｐチャネルトランジ
   スタであることを特徴とする液晶装置。
2. 【請求項２】 前記蓄積容量用薄膜トランジスタは、前
   記スイッチング用薄膜トランジスタを構成する半導体層
   と同一の層で形成され該蓄積容量用薄膜トランジスタの
   チャネル領域となる半導体層と、該半導体層と少なくと
   も一部が平面的に重なるように形成され該蓄積容量用薄
   膜トランジスタのゲート電極となる容量線と、前記半導
   体層と前記容量線との間に介在する誘電体膜とからなる
   ことを特徴とする請求項１に記載の液晶装置。
3. 【請求項３】 前記スイッチング用薄膜トランジスタが
   ｎチャネルトランジスタであり、該スイッチング用薄膜
   トランジスタを構成する半導体層と前記蓄積容量用薄膜
   トランジスタを構成する半導体層とが分離して形成さ
   れ、前記スイッチング用薄膜トランジスタの半導体層の
   ｎ型不純物拡散領域と前記蓄積容量用薄膜トランジスタ
   の半導体層のｐ型不純物拡散領域とがこれら半導体層と
   は別の層上にある導電層を介して電気的に接続されてい
   ることを特徴とする請求項２に記載の液晶装置。
4. 【請求項４】 前記導電層が前記データ線と同一の層で
   形成されていることを特徴とする請求項３に記載の液晶
   装置。
5. 【請求項５】 互いに対向する一対の基板間に液晶が挟
   持され、前記一対の基板のうちの一方の基板上に、互い
   に交差して設けられた複数の走査線および複数のデータ
   線と、表示領域内に前記走査線と前記データ線との交差
   に対応してマトリクス状に配置された複数の画素電極、
   該画素電極のスイッチング素子をなす複数のスイッチン
   グ用薄膜トランジスタ、および複数の蓄積容量用薄膜ト
   ランジスタと、周辺回路領域内に形成された周辺回路用
   ｎチャネル薄膜トランジスタおよび周辺回路用ｐチャネ
   ル薄膜トランジスタとを有する液晶装置の製造方法であ
   って、 基板上に前記スイッチング用薄膜トランジスタを構成す
   る半導体層、前記蓄積容量用薄膜トランジスタを構成す
   る半導体層、前記周辺回路用ｎチャネル薄膜トランジス
   タを構成する半導体層、および前記周辺回路用ｐチャネ
   ル薄膜トランジスタを構成する半導体層をそれぞれ形成
   する工程と、前記各半導体層を覆うゲート絶縁膜を形成
   する工程と、該ゲート絶縁膜上の前記各半導体層のチャ
   ネル領域となる部分の上方にそれぞれゲート電極を形成
   する工程と、前記蓄積容量用薄膜トランジスタを構成す
   る半導体層および前記周辺回路用ｐチャネル薄膜トラン
   ジスタを構成する半導体層を少なくとも覆うマスク材を
   マスクとしてｎ型不純物をイオン注入することにより前
   記スイッチング用薄膜トランジスタを構成する半導体層
   および前記周辺回路用ｎチャネル薄膜トランジスタを構
   成する半導体層の前記チャネル領域の側方にｎ型不純物
   拡散領域を形成する工程と、前記スイッチング用薄膜ト
   ランジスタを構成する半導体層および前記周辺回路用ｎ
   チャネル薄膜トランジスタを構成する半導体層を少なく
   とも覆うマスク材をマスクとしてｐ型不純物をイオン注
   入することにより前記蓄積容量用薄膜トランジスタを構
   成する半導体層および前記周辺回路用ｐチャネル薄膜ト
   ランジスタを構成する半導体層の前記チャネル領域の側
   方にｐ型不純物拡散領域を形成する工程とを有すること
   を特徴とする液晶装置の製造方法。
6. 【請求項６】 互いに対向する一対の基板間に液晶が挟
   持され、前記一対の基板のうちの一方の基板上に、互い
   に交差して設けられた複数の走査線および複数のデータ
   線と、前記走査線と前記データ線との交差に対応してマ
   トリクス状に配置された複数の画素電極、該画素電極の
   スイッチング素子をなす複数のスイッチング用薄膜トラ
   ンジスタ、および複数の蓄積容量とを有する液晶装置で
   あって、 前記蓄積容量が、前記スイッチング用薄膜トランジスタ
   を介してパルス状の画像信号が供給される下部電極と、
   該下部電極の上方に少なくとも一部が平面的に重なるよ
   うに配置され一定の電位が供給される上部電極と、これ
   ら下部電極と上部電極との間に介在する誘電体膜とから
   なり、前記上部電極に対して前記画像信号のパルスの振
   幅の中心値よりも低い電位が供給されることを特徴とす
   る液晶装置。