JP2007072483A - 表示装置及びその製造方法 - Google Patents

Abstract

【課題】高い開効率と大容量の補助容量を有する表示装置と製造工程を増やすことなくその表示装置を製造する方法とを提供する。
【解決手段】
補助容量ＰＣＳ１が走査線ＷＬｎ上に形成されるいわゆるＣＳオンゲート構造において、スイッチング素子であるトランジスタＮＴｒ１の導電性は、補助容量ＰＣＳ１の半導体膜からなる電極の導電性とは異なる。
【選択図】図１

Description

本発明は、表示装置およびその製造方法に関し、具体的には、液晶表示装置およびその製造方法に関する。

液晶表示装置は、薄型で低消費電力であるという特徴を生かして、ノート型パーソナルコンピュータ、カーナビゲーション用の表示装置、携帯情報端末（Personal Digital Assistant：ＰＤＡ）、携帯電話等に広く用いられている。この液晶表示装置には、大きく分けて、バックライトからの光を制御して表示を行なう透過型と、太陽光などの外光を反射して表示を行なう反射型、また、最近は、その両者の特徴を併せ持つ併用型と呼ばれる表示装置がある。
これらの表示装置は、その用途から低消費電力が求められ、そのため、バックライトの利用効率を最大限にするように、高開口率が求められる。また、併用型においては、同一画素に透過部と反射部を形成し、画素内に多機能を備えるため、出来る限り有効にスペースを使う必要がある。

液晶表示装置で画像を表示する時は、走査線から各画素に設けられたスイッチング素子、例えば、ＴＦＴ（Thin Film Transistor）に走査パルスを印加し、ＯＮ／ＯＦＦして、表示画素を選択する。そして、画像信号に応じた信号がデータ線に印加され、ＴＦＴのソースとドレインを介して、液晶を挟む電極に印加されて、液晶に入射された光を変調させ、画像を表示する。
画像信号に応じた電圧を各画素に書き込んだ後、次の書き込み動作までの期間内に、液晶の電極に印加された電圧による電荷は、液晶やスイッチング素子を通じてリークして変化する。表示画質を保証するためには、その印加された電圧を保持する必要がある。そこで、液晶表示装置では、通常、そのリーク量と比較して十分な補助容量（ＣＳ）が構成されている。

図１は、従来の液晶表示装置の等価回路図の一例を示し、図２は、図１に示された液晶表示装置の構成の平面図を示す。
図１は、２×３画素の等価回路を示す。該等価回路において、１画素は、液晶素子及びそれを挟んでいる電極と、スイッチング素子であるトランジスタＴｒと、補助容量ＣＳとを含む。Ｃｃｌ１…Ｃｃｌ６は、液晶素子とそれを挟んでいる表示電極と共通電極とからなる液晶コンデンサーの容量を示し、ＣＳ１…ＣＳ６は、各画素の補助容量（保持容量とも称する）の容量値を示す。

複数の走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１は並列に配置され、例えばＴＦＴからなるトランジスタＴｒ１、Ｔｒ４、または、Ｔｒ２、Ｔｒ５、またはＴｒ３、Ｔｒ６のゲート電極とそれぞれ接続しており、各トランジスタのＯＮ／ＯＦＦを制御し、画素を選択する。
並列に配置されたデータ信号線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１からは、画像信号に応じた電圧を各画素に印加する。データ信号線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、または、Ｔｒ４、Ｔｒ５、Ｔｒ６の例えばソース領域と接続しており、走査線ＷＬｎ−１、ＷＬｎ、またはＷＬｎ＋１により選択された画素に対して、補助容量ＣＳに充電しながら、液晶素子両側の電極に電圧を印加し、液晶素子に入射された光を変調させ、画像を表示する。

図２は透明基板上に形成された走査線とデータ信号線及び１画素の構成図を示している。図２に示すように、補助容量線ＣＳＬｎ−１を一方の電極として、その上に補助容量ＣＳ１が形成されている。トランジスタＴｒ１の片方の不純物領域、例えばソース領域は、コンタクトホールＨ１に堆積された導電性材料を介してデータ信号線ＢＬｎ−１と接続している。また、コンタクトホールＨ２とＨ３に堆積された導電性材料を介して、トランジスタＴｒ１の他方の不純物領域、例えばドレイン領域は補助容量ＣＳ１の他方の例えば半導体からなる電極、及び図示せぬ上層のＩＴＯ電極に接続している。

通常、トランジスタＴｒ１、…、Ｔｒ６はＮチャネル型の薄膜トランジスタＴＦＴを用いている。即ち、ゲート電極の両側の半導体薄膜に、燐（Ｐ）などを注入したＮ型のソースとドレイン不純物領域が形成され、ゲート電極（走査線）にしきい値以上の正電圧を印加すると、ソースとドレインの間にＮ型の反転層からなるＮチャネルが形成され、ソースとドレインは導通される。即ち、トランジスタがＯＮ状態となる。逆に、ゲート電極（走査線）にしきい値以下の電圧を印加した場合、ソースとドレインを導通するチャネルが形成されず、トランジスタがＯＦＦ状態となる。
また、補助容量ＣＳ１は、通常、最も大きい容量が形成できる。半導体膜（層）／絶縁膜／金属のＭＯＳ構造により形成されている。図２において、例えば、補助容量線ＣＳＬｎ−１（金属）、トランジスタＴｒ１を構成するゲート絶縁膜、及び上記燐などを注入したＮ型の半導体膜によって、補助容量ＣＳ１が形成される。以下、このようなＭＯＳ容量をＮ型ＭＯＳ構造と表現する。

補助容量電極を一定電位にしておく場合には、補助容量部分はＮ型ＭＯＳ構造にすることが一般的である。
また、補助容量用電極を対向電極と同位相で振るコモン反転駆動の場合には、補助容量ＣＳを形成する半導体膜はイントリンシック状態では、十分な容量が形成されないため、半導体膜をメタル化、即ち、高濃度に燐（Ｎ＋化）やボロン（Ｐ＋化）を含有させることが一般的である。

以上の従来の方法では、高濃度に燐（Ｎ＋化）やボロン（Ｐ＋化）の注入は一回だけで済み、製造上コストダウンが可能であった。
しかしながら、以上の構造では独立の補助容量線が必要であるので、開口率の低下を招くという問題がある。
そこで、補助容量線を前段又は後段の走査線（ゲート線）と兼ねるＣＳオンゲート構造が提唱されている。

図３は、従来の液晶表示装置の他の例を示し、図３（Ａ）は、該液晶表示装置の等価回路図であり、（Ｂ）は、該液晶表示装置の構成の平面図を示す。図３（Ａ）と（Ｂ）において、図１と同じ構成成分に同じ符号を用いて表わす。また、重複する説明を適宜省略する。
図３（Ａ）は、２×２画素の等価回路を示している。図３（Ａ）において、図１に示された補助容量線ＣＳＬｎ−１、ＣＳｎ、ＣＳｎ＋１の代わりに、補助容量ＣＳ１、ＣＳ４、ＣＳ２、ＣＳ５がそれぞれ直接に走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１に接続している。
図３（Ｂ）は透明基板上に形成された走査線とデータ信号線及び１画素の構成を示している。図２に示された補助容量線ＣＳＬｎ−１の代わりに、補助容量ＣＳ１が走査線ＷＬｎに重ねて形成されている。

この場合も、通常、トランジスタＴｒ１、…、Ｔｒ５はＮチャネル型の薄膜トランジスタＴＦＴを用いている。また、補助容量ＣＳ１もＮ型ＭＯＳ容量である。即ち、トランジスタＴｒ１、…、Ｔｒ５は、ゲート電極（走査線）にしきい値以上の正電圧を印加すると、トランジスタをＯＮ（オン）状態にし、ゲート電極にしきい値以下の電圧を印加すると、トランジスタをＯＦＦ（オフ）状態にする。
また、補助容量ＣＳ１は、図３（Ｂ）に示すように、走査線ＷＬｎ（金属）、トランジスタＴｒ１を構成するゲート絶縁膜、及び燐などを注入したＮ型の半導体膜によって形成される。
このようなＣＳオンゲート構造にすれば、独立の補助容量線を形成する必要がないため、開口率が向上する利点がある。

ＮＭＯＳトランジスタＴｒ１をオフ状態に保つため、通常、走査線ＷＬｎ−１、ＷＬｎ、…の電位は０Ｖ〜−６Ｖ程度に設定されれば良い。しかも、液晶表示装置において、１画面を表示する期間内にトランジスタＴｒ１がほとんどＯＦＦ状態に保持され、即ち、走査線電位は０Ｖ以下に保持されている。
しかし、図３に示すようなＣＳオンゲート構造では、例えば、後段の走査線（ゲート線）ＷＬｎと補助容量ＣＳ１を形成する場合、以上のような電位が印加される状態では、走査線／ゲート絶縁膜／Ｎ型の半導体膜で形成されたＮ型ＭＯＳ構造では十分な容量が得られない。
図４は、Ｎ型ＭＯＳ構造の容量−電圧特性を示すグラフである。
図３（Ｂ）に示す走査線ＷＬｎ−１、ＷＬｎに例えば−２Ｖを印加して、Ｔｒ１をＯＦＦ状態にした場合、ＣＳ１はＴｒ１がＯＮ状態の間に充電されたので、ＣＳ１の半導体電極は走査線ＷＬｎ−１、ＷＬｎより高電位であり、ＣＳ１に印加されたゲート電圧は負電圧となる。これによって、多数キャリア電子が該半導体膜の表面から排斥され、半導体膜の表面に空乏層（又／及び反転層）が形成されるので、ＣＳ１の絶縁層が厚くなるのに相当し、容量値が小さい。
この傾向は図４に示されている。走査電位が約１．５Ｖ程度以下で使用される場合、Ｎ型ＭＯＳ容量では、常に小さい容量しか確保できない。
補助容量ＣＳ１の容量値を増やすために、補助容量ＣＳ１の半導体膜電極に高濃度に燐（Ｎ＋化）やボロン（Ｐ＋化）を注入する必要がある。そうすることによって、工程増加や不良発生による歩留り落ちなどの問題が発生する。

図５〜図７は従来の液晶表示装置の製造工程の一例を示す。
図５（Ａ）では、ガラス基板１０１上に走査線となるゲート電極（走査線）１０２ａと１０２ｂを形成する。材料は、Ｔａ、Ｃｒ、Ｍｏ、Ｔｉ、Ａｌなどの金属が用いられ、フォトレジスト工程を経てウェットエッチングやドライエッチングによりパターン形成される。
図５（Ｂ）では、ゲート電極１０２ａと１０２ｂ上にゲート絶縁膜１０３および半導体膜（ただし図５においては半導体層と記す）１０４ａを形成する。ゲート絶縁膜１０３には、たとえば、シリコン窒化膜やシリコン酸化膜、他にゲート電極を陽極酸化した陽極酸化膜などがある。また、半導体膜としては、アモルファス・シリコン膜やアモルファス・シリコン膜を結晶化したポリシリコン膜、または、直接形成したポリシリコン膜などが使用される。

図５（Ｃ）では、半導体膜１０４ａの上部に保護絶縁膜１０５を形成する。この保護絶縁膜１０５には、シリコン窒化膜やシリコン酸化膜などが使用される。
図５（Ｄ）では、ゲート電極１０２ａと１０２ｂを遮光マスクとして自己整合的に、レジスト１０７ａと１０７ｂを形成する。その後、保護絶縁膜１０５をウェットエッチング、または、ドライエッチングにより除去する。その後、残った保護絶縁膜１０５ａと１０５ｂをマスクとして、燐（Ｐ）などを低濃度でドープする。半導体膜の不純物が注入された部分（領域）は１０４ｂと記する。ここで半導体膜１０４ｂはｎ⁻型半導体である。

図６（Ａ）では、画素トランジスタでＬＤＤ領域を形成する部分を覆う形状のレジスト１０８を形成する。ここで、レジストのことを一般的に保護マスクとも称する。その後、補助容量形成部分に残留の保護絶縁膜１０５ｂを除去するため、ウェットエッチング、または、ドライエッチングを行なう。
その後、高濃度に燐などを注入し、半導体膜１０４ｂを金属化する。半導体膜１０４ｂの金属化された部分は１０４ｃと記する。
ここでは、図示していないが、第２のドープ種（ボロンなど）を注入する部分について、フォトレジスト工程、注入工程を行なう。その後、必要に応じてドープした元素を活性化するための熱処理を行なう。

通常、このウェットエッチングまたは、ドライエッチングは、半導体膜１０４ｂとはエッチング選択性があるプロセスにより行われるが、半導体膜１０４ｂにピンホールなどがある場合には、下地のゲート絶縁膜１０３がエッチングされ、その部分は、非常に耐圧が低くなり、電流リーク経路となって点欠陥などの不良原因となる。また、保護絶縁膜１０５ｂを除去するための工程が増加し、コストアップ要因となる。

図６（Ｂ）では、素子分離を行なうために、ゲート電極１０２ａと１０２ｂの外側の半導体膜１０４ｂをフォトリソグラフィ、ドライエッチングなどの手段を用いて除去する。
図６（Ｃ）では、シリコン窒化膜やシリコン酸化膜などにより、層間絶縁膜１０９を形成する。その後、フォトリソグラフィ、ウェットエッチングなどの手段を用いてコンタクトホール１１０ａと１１０ｂを形成する。

図７（Ａ）では、データ信号線１１１ａと１１１ｂおよび画素電極との接続金属１１２として、ＡｌやＴａ、Ｗなどの金属膜を堆積し、その後、フォトリソグラフィ、ドライエッチングなどの手段を用いて除去し、パターンを形成する。
図７（Ｂ）では、第２の層間絶縁膜１１３をシリコン窒化膜やシリコン酸化膜などにより形成する。また、この層に平坦化効果を持たせるために、感光性有機膜や感光性ＳＯＧ（スピンオングラス）膜などを用いても良い。ここでも、画素電極１１４とのコンタクトホールを形成しておく。その後、ＩＴＯやＩＸＯなど透明導電膜を用いて、画素電極１１４を形成する。

その後、図示はしていないが、別に用意した対応カラーフィルタ基板と本ＴＦＴ基板を重ね合わせ、液晶層を挟んで組立工程を行ない、さらに偏光板などを貼り付けることにより液晶表示装置を完成する。
このように、従来の製造方法では、補助容量構造を完成させるために、特別な工程が必要になり、コストアップの要因となり、また、欠陥の原因となるリーク電流が増加する。従来は、このような工程増加や不良発生による歩留り落ちが発生するという問題がある。

以上は、走査線（ゲート電極）を半導体膜（層）の下部に形成するボトムゲート型トランジスタでの従来例であり、走査線（ゲート電極）を半導体膜の上部に形成するトップゲート型トランジスタについても製造方法上に問題が生じる。
図８と図９は、トップゲート型トランジスタ構造を有する液晶表示装置の製造方法の従来例を示す。
図８（Ａ）に示すように、ガラス基板１２１上に下地層１２２と半導体膜１２３ａを成膜する。下地層１２２には、たとえば、シリコン窒化膜やシリコン酸化膜を使用する。また、半導体膜１２３ａとしては、アモルファス・シリコン膜やアモルファス・シリコン膜を結晶化したポリシリコン膜、または、直接形成したポリシリコン膜などが使用される。

図８（Ｂ）に示すように、素子分離を行なう領域を確保するために、半導体膜１２３ａの一部を、フォトリソグラフィ、ドライエッチングなどの手段を用いて除去する。
そして、半導体膜１２３ａ上に、ゲート絶縁膜１２４を形成する。ゲート絶縁膜１２４には、たとえば、シリコン窒化膜やシリコン酸化膜などがある。
続いて、トランジスタＴＦＴを形成する領域および補助容量を形成する領域において、ゲート電極１２５ａ、１２５ｂを形成する。
次に、ゲート電極１２５ａ、１２５ｂを注入マスクとして自己整合的に、燐などを低濃度でドープする。半導体膜の注入された部分はｎ⁻型半導体であり、１２３ｂと記する。

図８（Ｃ）に示すように、画素トランジスタＴＦＴでＬＤＤ領域を形成する領域を覆うような形状のレジスト１２６を形成する。他の領域に高濃度に燐などを注入し、半導体膜１２３ｂを金属化する。半導体膜１２３ｂの金属化された部分は１２３ｃと記する。
また、ここでは、図示していないが、第２のドープ種（ボロンなど）を注入する部分に応じて、フォトレジスト工程、注入工程を行なう。その後、必要に応じてドープした元素を活性化するための熱処理を行なう。

図９（Ａ）においては、シリコン窒化膜やシリコン酸化膜などにより、層間絶縁膜１２７を形成する。その後、フォトリソグラフィ、ウェットエッチングなどの手段を用いてコンタクトホール１２８ａと１２８ｂを形成する。
図９（Ｂ）では、データ信号線１２９ａと１２９ｂおよび画素電極１３２との接続金属１３０として、ＡｌやＴａ、Ｗなどの金属膜を堆積し、その後、フォトリソグラフィ、ドライエッチングなどの手段を用いて除去し、パターンを形成する。
続いて、第２の層間絶縁膜１３１をシリコン窒化膜やシリコン酸化膜などにより形成する。また、この層に平坦化効果を持たせるために、感光性有機膜や感光性ＳＯＧ（スピンオングラス）膜などを用いても良い。ここでも、画素電極１３２とのコンタクトホールを形成しておく。その後、ＩＴＯやＩＸＯなど透明導電膜を用いて、画素電極１３２を形成する。
その後、図示していないが、別に用意した対応カラーフィルタ基板と本ＴＦＴ基板を重ね合わせ、液晶層を挟んで組立工程を行ない、さらに偏光板などを貼り付けることにより液晶表示装置を完成する。

図８（Ｂ）と（Ｃ）に示す構造では、補助容量を形成する領域に、ゲート電極１２５ｂが形成されたので、その下部の半導体膜１２３ａに不純物を注入できなく、金属化することが出来ない問題がある。従来の方法の範囲において、この問題を解決するには、初期段階でマスクを形成して注入を行なった後にマスクを除去する工程を増やすか、或は、図１に示したような独立した補助容量線を形成する必要がある。

本発明は、上記の課題に鑑みてなされ、その目的は、高い開口率と大容量の補助容量を含んだ表示装置、及び製造工程を増やすことなくその表示装置を製造する方法を提供することにある。

本発明に係わる表示装置は、表示素子と、第１の走査線と、第２の走査線と、データ信号線と、第１導電型の第１及び第２の端子を有し、前記第１の端子が前記データ信号線に接続され、前記第１の走査線に印加される電圧に応じて導通状態又は非導通状態に保持されるスイッチング素子と、第１の電極と、前記第２の走査線を共有する第２の電極とを有する保持容量とを有し、前記スイッチング素子の第２の端子が、前記表示素子に接続されるとともに当該第２の端子と異なる第２導電型の半導体膜を含む前記保持容量の第１の電極に直接接続され、該直接接続された前記第２の端子と前記第１の電極が接続電極を介して接続される。

また、前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、導電性物質により接続されている。
具体的に、前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、前記スイッチ素子の前記第２の端子に到達するコンタクトホールと、前記保持容量の前記第１の電極に到達するコンタクトホールとに堆積された導電性物質により接続されている。

前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、前記スイッチ素子の前記第２の端子、及び前記保持容量の前記第１の電極に到達するコンタクトホールに堆積された導電性物質により接続されている。

好適に、前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とを接続する前記導電性物質は、前記データ信号線に用いる導電性物質と同じである。
又、好適に、前記保持容量の一部または全部は、前記データ信号線と前記第２の走査線が重なっている領域で、前記データ信号線と前記第２の走査線の間に形成される。

本発明に係わる表示装置は、複数の前記第１と第２の走査線と、複数の前記データ信号線と、行列状に配列された複数の画素と、前記複数の画素を駆動する駆動回路とを含む表示装置であって、第１導電型の第１及び第２の端子を有し、前記第１の端子が前記データ信号線に接続され、前記第１の走査線に印加される電圧に応じて導通状態又は非導通状態に保持されるスイッチング素子と、第１の電極と、前記第２の走査線を共有する第２の電極とを有する保持容量とを有し、前記スイッチング素子の第２の端子が、前記表示素子に接続され、かつ、当該第２の端子と異なる第２導電型の半導体膜を含む前記保持容量の第１の電極に直接接続されるとともに、該直接接続された前記第２の端子と前記第１の電極が接続電極を介して接続される。

本発明に係わる表示装置の製造方法は、並列に配置する導電性の第１の走査線と第２の走査線と、前記第１の走査線と第２の走査線とを覆う第１の絶縁膜と、前記第１の絶縁膜を覆う半導体膜とを形成し、前記第１の走査線及び第２の走査線と対向する前記半導体膜の第１のチャネル領域と第２のチャネル領域をそれぞれ保護する第１の保護マスクと第２の保護マスクとを形成し、前記第１の保護マスクと第２の保護マスクが形成されている状態で、前記半導体膜において、前記第１の走査線を含むスイッチング素子を形成するスイッチング素子領域と、前記第２の走査線を含む保持容量を形成する保持容量領域とに、それぞれ第１導電型の不純物と第２の導電型の不純物を注入する。

本発明に係わる表示装置の製造方法は、半導体膜と、前記半導体膜を覆う絶縁膜と、前記絶縁膜に並列に配置する導電性の第１の走査線と第２の走査線とを形成し、前記半導体膜における前記第１の走査線を含むスイッチング素子を形成するスイッチング素子領域と、前記第２の走査線を含む保持容量を形成する保持容量領域とに、前記第１の走査線と第２の走査線側から、それぞれ第１導電型の不純物と第２の導電型の不純物を注入する。

好ましくは、前記第１のコンタクトホールは、前記第２のコンタクトホールと同じコンタクトホールである。
また、好ましくは、前記第１と第２のコンタクトホールに堆積された導電性物質は、前記第３のコンタクトホールに堆積された導電性物質と同じ材料である。

また、本発明に係わる表示装置の製造方法は、半導体膜と、前記半導体膜を覆う絶縁膜と、前記絶縁膜に並列に配置する導電性の第１の走査線と第２の走査線とを形成し、前記半導体膜における前記第１の走査線を含むスイッチング素子を形成するスイッチング素子領域と、前記第２の走査線を含む保持容量を形成する保持容量領域とに、前記第１の走査線と第２の走査線側から、それぞれ第１導電型の不純物と第２の導電型の不純物を注入する。

上記の本発明によれば、半導体膜において、トランジスタのソース・ドレイン領域の導電型（言わばソース・ドレイン間のチャネルの導電型を、補助容量を形成する半導体膜領域の導電型と逆にする。トランジスタのソース・ドレイン領域、及びチャネルの導電型がＮ型の場合、補助容量を形成する半導体膜領域をＰ型にする。そうすることによって、ＮチャネルのトランジスタをＯＦＦ状態にする走査線電圧（ゼロ又は負電圧）を、Ｐ型ＭＯＳ構造の補助容量に印加すると、大きい容量が得られる。また、トランジスタのソース・ドレイン領域、及びチャネルの導電型がＰ型の場合、補助容量を形成する半導体膜領域をＮ型にすれば、同じ効果を奏する。
また、以上の構成を形成するために、不純物を注入する時に、異なるタイプの不純物を注入し分けるだけで十分なので、製造工程を増やすことはない。
さらに、以上の構成で十分な容量が得られるので、半導体膜の補助容量形成領域に不純物を注入する時に、走査線と対向する半導体膜のチャネル形成領域を保護するマスクを、エッチングにより除去する必要がないので、欠陥を生じる要因が減る。

本発明によれば、従来出来なかったスイッチングトランジスタと補助容量の構造が可能となり、補助容量が増大し、開口率が向上する。
本発明に係わる表示装置を製造するに当たって、工程数の増加なし、若しくは少ない工程数で、有効な補助容量を形成することが可能となる。
また、半導体膜表面がウェットエッチングやドライエッチングにさらされる回数が減少するため、半導体膜−補助容量用ゲート電極間のリーク電流などの欠陥発生率を抑制することが可能となり、歩留まりが向上する。
本発明により、非透過領域が減少し、大幅な開口率の向上が可能となる。また、それに伴い、バックライト輝度を低減することが可能となり、消費電力を低減することが可能となる。

以下、液晶表示装置を例として、本発明の表示装置及びその製造方法の実施の形態について、添付の図面を参照して述べる。
第１の実施形態
図１０（Ａ）と（Ｂ）は、本実施形態に係わる液晶表示装置の等価回路及びその構成を示す図である。図１０（Ａ）の回路配置図は図３（Ａ）に示された従来例と同様である、ただし、図１０（Ａ）において、補助容量（保持容量とも称する）ＰＣＳ１、ＰＣＳ２、ＰＣＳ４、ＰＣＳ５が有する半導体膜の導電型は、トランジスタＮＴｒ１、ＮＴｒ２、ＮＴｒ４、ＮＴｒ５の導電型と異なる。この例では、トランジスタＮＴｒ１、ＮＴｒ２、ＮＴｒ４、ＮＴｒ５がＮチャネル型ＴＦＴで形成されており、補助ＭＯＳ容量がＰ型ＭＯＳ構造により形成されている。即ち、補助ＭＯＳ容量が走査線（金属）、ゲート絶縁膜、及びＰ型の半導体膜により形成されている。
また、この導電型を入れ替えて、トランジスタをＰチャネル型ＴＦＴで、補助容量をＮ型ＭＯＳ構造で形成しても良い。

図１０（Ａ）は、２×２画素の等価回路を示す。図１０（Ａ）において、複数の走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１が並列に配置され、例えばＮチャネル型ＴＦＴからなるトランジスタＮＴｒ１とＮＴｒ４、または、ＮＴｒ２とＮＴｒ５のゲート電極とそれぞれ接続しており、各トランジスタのＯＮ／ＯＦＦを制御し、動作する画素を選択する。
走査線／ゲート絶縁膜／Ｐ型の半導体膜から形成されたＰ型ＭＯＳ構造の補助容量ＰＣＳ１、ＰＣＳ２、ＰＣＳ４、及びＰＣＳ５がそれぞれ直接に走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１に接続している。
また、並列に配置されて、画像信号に応じた電圧を各画素に印加するデータ信号線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１は、トランジスタＮＴｒ１、ＮＴｒ２、または、ＮＴｒ４、ＮＴｒ５の一方の不純物領域、例えば、ソース領域と接続しており、走査線ＷＬｎ−１、ＷＬｎ、またはＷＬｎ＋１により選択された画素に対して、Ｐ型ＭＯＳ構造の補助容量ＰＣＳを充電しながら、液晶素子の電極に電圧を印加し、液晶に入射された光を変調させ、画像を表示する。

図１０（Ｂ）は、透明基板上に形成された走査線とデータ信号線及び１画素の構成の平面図である。図１０（Ｂ）において、図１０（Ａ）に示したＰ型ＭＯＳ補助容量ＰＣＳ１が走査線ＷＬｎの上に不図示のゲート絶縁膜を介して形成されている。
コンタクトホールＨ１に堆積された導電性材料を介して、Ｎチャネル型トランジスタＮＴｒ１の一方の不純物領域、例えばソース領域（から引き出された配線膜または配線層）はデータ信号線ＢＬｎ−１と接続している。また、コンタクトホールＨ２とＨ３に充填された導電性材料を介して、Ｎチャネル型トランジスタＮＴｒ１の他方の不純物領域、例えばドレイン領域は補助容量ＰＣＳ１の半導体膜及び図示せぬ上層のＩＴＯ電極に接続している。

図１１は図１０（Ｂ）に示される画素構造を模式的断面図にしたものであり、図１０（Ｂ）では、データ信号線から補助容量に至る半導体膜パターンに沿った断面図になっている。ただし、ＴＦＴトランジスタ部分は、紙面の関係上、トランジスタが直列に並んだダブルゲート構造では図示されておらず、シングルゲート構造となっている。
図１１において、不図示の透明基板上に走査線１ａと１ｂ（ＷＬｎ−１とＷＬｎ）が形成され、それを覆うようにゲート絶縁膜２が形成されており、ゲート絶縁膜２の上に半導体膜３，４，５，６が成膜され、ＴＦＴトランジスタ及び補助容量が形成される。
該半導体膜において、３は、例えば高濃度の燐（Ｐ）が注入されたＮ^＋型半導体膜（領域）で配線膜を構成しソース／ドレインから引き出された配線膜を形成している。４は例えば高濃度のボロン（Ｂ）が注入されたＰ^＋型半導体膜（領域）で配線膜を形成し、補助容量の電極のｉ型半導体膜６から引き出された配線膜を構成する。半導体膜５の中央は不純物を注入していない、いわゆるｉタイプ（真性半導体）の半導体膜であり、その両側は低濃度の例えば燐（Ｐ）を注入したＬＤＤ領域である。半導体膜５はＴＦＴトランジスタのチャネル領域を構成し、図１１はＮチャネルで形成された例である。６も不純物が注入されていない、いわゆるｉタイプの半導体膜である。
７ａと７ｂは、その下のｉタイプの半導体膜５と６が不純物注入されないように形成されたストッパ膜であり、８は層間絶縁層である。

層間絶縁層８において、Ｎ^＋型半導体膜（領域）３の配線膜と、Ｐ^＋型半導体膜（領域）４の配線膜の上方に、コンタクトホールが形成されており、コンタクトホール内の導電材料が、Ｎ^＋型半導体膜３の配線膜とＰ^＋型半導体膜４の配線膜を接続する接続電極１０を形成し、また、データ信号線９を形成する。
ゲート電極１ａ、ゲート絶縁膜２、及び半導体膜４と５がＮチャネル型のＴＦＴトランジスタを構成する。一方、ゲート電極１ｂ、ゲート絶縁膜２、及び半導体膜４と６がＰチャネル型のトランジスタを構成する。そのＰチャネル型トランジスタの容量は補助容量として用いる。

Ｎ^＋型半導体膜（領域）３の配線膜とＰ^＋型半導体膜（領域）４の配線膜の導通は、両者を直接に接続する場合は、Ｎ^＋型半導体膜３とＰ^＋型半導体膜４の間にＰＮ結合が生じ、電位のロスが生じる。そこで、Ｎ^＋型半導体膜３からＰ^＋型半導体膜４への接続を金属を介して行われることが望ましい。本実施形態では、Ｎ^＋型半導体膜３に接続するコンタクトホールと、Ｐ^＋型半導体膜４に接続するコンタクトホールに金属を充填し接続電極１０を形成し、両者を接続している。
接続電極１０の材料は、データ信号線９に使用する材料であることが望ましい。データ信号線９と同一金属を用いれば、接続のための特別な工程が必要なくなるため、安価に製造することが可能となる。
接続のための金属としてほかには、画素電極（図７と図９）と同じ材料を用いることも可能である。
しかし、コンタクトホールは必ずしも必要ではなく、Ｎ^＋型半導体膜３とＰ^＋型半導体膜４の直上に金属層を形成してもよい。

図１２（Ａ）、（Ｂ）と（Ｃ）は、図１０（Ａ）が示している本実施形態の液晶表示装置において、走査線ＷＬｎ−１、ＷＬｎ、及びＷＬｎ＋１に印加する走査線電圧のタイミングチャートを示す。図１２（Ａ）において、ＶｄｄとＶｓｓｇは、それぞれ各画素のＴＦＴトランジスタをＯＮ状態、及びＯＦＦ状態にする電圧である。ここで、一例として、Ｖｄｄ＝１３Ｖ、Ｖｓｓｇ＝−２Ｖ。
図１２（Ｂ）では、破線は共通電極の電位、折れ線は画素電位の変化のタイミングを表わす。
図１２（Ａ）、（Ｂ）と（Ｃ）に示すように、画像を表示する時は、各走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、…が順次ハイレベル電圧信号（Ｖｄｄ）を各画素のトランジスタＮＴｒ１、ＮＴｒ４、ＮＴｒ２、ＮＴｒ５に出力してＯＮさせて、各画素を動作させる。
１画面を表示するには、各画素が一回しか動作せず、そのため、走査線電圧がＶｄｄとなる期間は、Ｖｓｓｇとなる期間と比べて遥かに短く、各トランジスタは１画面を表示する期間内にほとんどＯＦＦ状態に保持されている。即ち、該表示期間の殆どの部分に、ＷＬｎ−１、ＷＬｎ、及びＷＬｎ＋１に−２Ｖの電圧を印加している。
これによって、図１０と図１１に示された、例えば、Ｐ型ＭＯＳ補助容量ＰＣＳ１は、その金属の電極（走査線）に、殆どの時間、−２Ｖの電圧を印加していることになる。

一方、補助容量ＰＣＳ１の他方のＰ型半導体膜を含む電極については、トランジスタＮＴｒ１がＯＮ状態の場合は、トランジスタＮＴｒ１のソース・ドレインを介して、データ信号線ＢＬｎ−１からのハイレベル信号が補助容量ＰＣＳ１を充電しながら、液晶両側電極に電圧を印加する。補助容量ＰＣＳ１が充電されると、その半導体膜電極の電位がＶｓｓｇより高くなる。また、トランジスタＮＴｒ１がＯＦＦ状態の場合は、トランジスタＮＴｒ１のソースとドレインが遮断され、データ信号線ＢＬｎ−１からの信号が液晶と補助容量ＰＣＳ１に電圧を供給せず、補助容量ＰＣＳ１が液晶の両側の電極に電圧を供給する。
図１２（Ｂ）に画素電位が図示されているように、補助容量ＰＣＳ１の半導体膜の電位（画素電位と同じである）が徐々に下がったり、上がったりしているが、常にＶｓｓｇよりは高い。そうすると、補助容量ＰＣＳ１の金属側（走査線側）から半導体膜までの電圧Ｖｇは常に負電圧である。

図４のグラフについて既に説明したように、このような電圧Ｖｇを走査線（金属）／ゲート絶縁膜／Ｎ型の半導体膜からなるＮ型ＭＯＳ容量に印加すると、Ｎ型半導体の多数キャリアが電子であるので、負の走査線電圧（又は電圧Ｖｇ）では、多数キャリアが該半導体膜の表面から排斥され、空乏層（又／及び反転層）が形成されるので、補助容量の絶縁層が厚くなるのに相当し、図４に示されたように、得られる容量値は小さい。
図１３は、Ｐ型ＭＯＳ構造の容量−電圧特性を示すグラフである。
走査線（金属）／ゲート絶縁膜／Ｐ型の半導体膜からなるＰ型ＭＯＳ容量において、Ｐ型半導体の多数キャリアがホールであるので、負の走査線電圧（又は、電圧Ｖｇ）では、Ｐ型半導体膜の表面で空乏層が形成されず、逆に多数キャリアが集まる。これによって、図１３に示されたように、大きい容量値が得られる。
従って、本実施形態によって、通常の駆動条件の使用範囲（走査線電圧がＶｓｓｇとなる期間）において十分な容量が形成されている。

このように、通常画素トランジスタをＮチャネル型で形成している場合には、補助容量はＰ型ＭＯＳ容量で形成する必要があり、画素トランジスタをＰチャネル型で形成している場合には、補助容量はＮ型ＭＯＳ容量で形成することが望ましい。
本実施の形態では、補助容量を次段の走査線（ゲート線）ＷＬｎとで形成しているが、前段の走査線（ゲート線）ＷＬｎ−２でもかまわない。
補助容量を形成している走査線ＷＬｎがハイレベルになったとき、従来では、画素電位が大幅にシフトしていたが、本実施形態のようなＰ型ＭＯＳ容量にすることにより、走査線ＷＬｎがハイレベルになった時に、図１２（Ｂ）に示すように、Ｐ型ＭＯＳ容量が実効的に減少し、シフト量が減少する。これにより表示品質が向上する。

図１４（Ａ）と（Ｂ）は、本実施形態に係わる液晶表示装置の製造方法を示す。本実施形態の製造方法は、図５、図６、及び図７に示した従来の方法において、図６（Ａ）に示した従来の製造方法の工程を変えたものである。
図５（Ｄ）の工程に続いて、図１４（Ａ）において、ＴＦＴトランジスタ近傍に燐の高濃度注入を行い、Ｎ^＋型半導体膜３を形成し、半導体膜を金属化する。その時、補助容量近傍では、燐の高濃度注入を行わないように、レジスト１１ｂが形成されている。一般にレジストのことを保護マスクとも称する。このため、燐の高濃度注入を行った後に、補助容量の近傍は、図５（Ｄ）の工程と同じように、Ｎ⁻型半導体膜４ａである。
また、従来行ってきた補助容量上の保護絶縁膜を除去する工程が不要となる。
図１４（Ｂ）では、補助容量近傍のレジストパターン１１ｂを除去し、補助容量の近傍に高濃度のボロンの注入を行い、Ｐ^＋型半導体膜４ｂを形成する。その時、ＴＦＴトランジスタ近傍では、ボロンの高濃度注入を行わないように、レジスト１１ｃが形成されている。
その後、必要に応じてドープした元素を活性化するための熱処理を行う。

以上に説明したように、本実施形態に係わる液晶表示装置は、第１の導電型の素子と、第２の導電型のＭＯＳ構造を含む。このような２種類の導電型の素子を用いれば、表示画素領域、若しくは、その外側領域、若しくは、その両方にＣＭＯＳ型の駆動回路や論理回路を形成することが可能である。
図１５は、各画素がこのようなＣＭＯＳにより駆動される表示装置の構成の一例を示す。図１５において、並列に配列した複数の走査線と複数のデータ信号線がそれぞれ走査線駆動回路とデータ信号線駆動回路によって駆動され、行列状に配列された各画素が、例えば、Ｎチャネル型ＴＦＴと、Ｐ型ＭＯＳ容量により構成された駆動回路により駆動される。
また、そのような回路を有する液晶表示装置においては、本実施形態のような方法が、特別な工程の増加無しに構成することが可能となるため、最も適した構成例となる。例えば、高移動度を有するポリシリコン膜を半導体として用いているポリシリコントランジスタ液晶表示装置などで使用されることが望ましい。

本実施形態によれば、通常の駆動条件の使用範囲（走査線電圧がＶｓｓｇとなる期間）において、補助容量に十分な容量が得られる。また、補助容量がＣＳオンゲート構造で形成できるので、高い開口率が得られる。
また、本実施形態の液晶装置製造方法によれば、半導体膜がエッチングにさらされる工程が減るため、欠陥などが減少する。

第２の実施形態
本実施形態は、本発明の液晶表示装置の他の構成例を示す。
図１６と図１７は、本実施形態に係わる液晶表示装置の構成の平面図と模式的断面図である。
図１６と図１７に示された液晶表示装置は、基本的に図１０（Ｂ）と図１１に示された構成と同じである。従って、本実施形態について、重複する説明を適宜省略し、また、図１６と図１７において、図１０（Ｂ）と図１１と同じ構成成分に同じ符号を用いる。
図１６と図１０（Ｂ）、及び図１７と図１１の違いは、図１０（Ｂ）に示されたＮ^＋型半導体膜３とＰ^＋型半導体膜４を接続するコンタクトホールＨ２とＨ３は、図１６に一つのコンタクトホールＨ４になっている。図１１に示された２つのコンタクトホールに導電性物質を充填して形成された接続電極１０は、図１７において、同一のコンタクトホールに充填した導電材料で形成された接続電極３０になっている。

Ｎ^＋型半導体膜３とＰ^＋型半導体膜４を接続するコンタクトは、両導電型にまたがる同一のコンタクトホールであることが望ましい。コンタクトホールを１つにすることにより画素内の領域を有効に活用でき、開口率を向上する。

第３の実施形態
本実施形態は、本発明の液晶表示装置の他の構成例を示す。
図１８は、本実施形態に係わる液晶表示装置の構成の平面図である。
図１８において、図１６と図１１と同じ構成成分に同じ符号を用いる。
図１８と図１１、図１６の違いは、図１８において、補助容量ＰＣＳ１の一部がデータ信号線ＢＬｎ−１の下部に配置されている。
この場合には、必要な補助容量を形成するのに必要な領域が、もともと光が透過しない領域、例えば、金属領域（ここではデータ信号線）に形成されているため、透過率のロスが少なくなり、大きな開口率を確保することが可能となる。
この場合、トランジスタ構造は、ボトムゲート型でも、トップゲート型でも形成可能である。

図１８に示されたボトムゲート構造において、データ信号線ＢＬｎ−１の下部に補助容量ＰＣＳ１を形成する場合、半導体膜上に保護絶縁膜が残るため、信号線−半導体膜間の結合容量が減少する。これにより、クロストークなど表示品質が向上する。
また、信号線下の電極とのカップリング容量が減少するため、トータルの信号線容量が減少し、信号線電位の立ち上がり、立下り時間が減少して表示品質の向上が図れる。

第４の実施形態
以上、ボトムゲート型のトランジスタ構造を例として説明してきたが、本発明はトップゲート型のトランジスタ構造にも適用できる。
図１９は、本実施形態に係わるトップゲート構造の液晶表示装置の構成の１例の断面図である。
図１９の液晶表示装置においては、不図示の透明基板に形成された不図示の下地層に半導体膜４３，４４，４５，４６が成膜され、その半導体膜の上にゲート絶縁膜４２が形成され、さらにその上に走査線４１ａと４１ｂ（ＷＬｎ−１とＷＬｎ）と層間絶縁膜４８が形成される。これにより、ＴＦＴトランジスタ及び補助容量が形成される。
４３はＮ^＋型半導体膜、４４はＰ^＋型半導体膜である。半導体膜４５の中央はｉタイプの半導体膜であり、その両端はＬＤＤ領域である。半導体膜４５はＴＦＴトランジスタのチャネル領域を構成し、図１９はＮチャネルである。半導体膜４６もｉタイプの半導体膜である。

半導体膜４６も不純物が注入されていない、いわゆるｉタイプの半導体膜である。層間絶縁膜４８において、Ｎ^＋型半導体膜４３の配線膜、Ｐ^＋型半導体膜４４の配線膜、コンタクトホールが形成されており、コンタクトホール内の導電材料が、Ｎ^＋型半導体膜４３の配線膜とＰ^＋型半導体膜４４の配線膜を接続する接続電極５０を形成し、また、データ信号線４９を形成する。
ゲート電極（走査線の一部を構成する）４１ａ、ゲート絶縁膜４２、及び半導体膜４３と４５がＮチャネル型のＴＦＴトランジスタを構成する。一方、ゲート電極４１ｂ、ゲート絶縁膜４２、及び半導体膜４４と４６がＰチャネル型のトランジスタを構成する、そのＰチャネル型トランジスタの容量は補助容量として用いる。
以上示した構造は、図１０（Ｂ）に示される構造を模式断面図にしたものである。また、図１６に対応する構造であってもよい。
また、画素トランジスタは、ＮチャネルでもＰチャネルであってもよい。

図２０（Ａ）と（Ｂ）は、本実施形態に係わるトップゲート構造を有する液晶表示装置の製造方法を示す。本実施形態の製造方法は、図８と図９に示した従来の製造方法において、図８（Ｃ）に示した従来の製造方法の工程を変えたものである。
図８（Ｂ）の工程に続いて、図２０（Ａ）において、ＴＦＴトランジスタ領域で、チャネル領域４５両側のＬＤＤ領域を覆うような形状のレジスト４７ａを形成する。そして、ＴＦＴトランジスタ近傍に燐の高濃度注入を行ない、Ｎ^＋型半導体膜４３を形成し、半導体膜を金属化する。

その時、補助容量近傍では、燐の高濃度注入を行なわないように、レジスト４７ｂが形成されている。このため、燐の高濃度注入を行なった後に、補助容量の近傍は、図８（Ｂ）と同じように、Ｎ⁻型半導体膜４４ａである。
図２０（Ｂ）では、補助容量近傍のレジスト４７ｂを除去し、補助容量の近傍に高濃度のボロンの注入を行ない、Ｐ^＋型半導体膜４４ｂを形成する。その時、ＴＦＴトランジスタ近傍では、ボロンの高濃度注入を行なわないように、レジスト４７ｃが形成されている。
その後、必要に応じてドープした元素を活性化するための熱処理を行なう。

本実施形態は、第１、２の実施形態と同じ効果を有する。

以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
以上の実施例では、液晶表示装置を例として説明したが、他の駆動方法が類似する表示装置にも応用できる。

従来の表示装置の一例の等価回路を示す。 図１に示す従来の表示装置の構成の平面図を示す。 （Ａ）は、従来のボトムゲート構造を有する表示装置の他例の等価回路を示し、（Ｂ）は、該表示装置の構成の平面図を示す。 図３に示された従来の表示装置において、補助容量の電圧−容量特性の測定結果を示すグラフである。 （Ａ）〜（Ｄ）は、図３に示された従来の表示装置の製造方法を説明する断面図である。 図５に続いて、（Ａ）〜（Ｃ）は、図３に示された従来の表示装置の製造方法を説明する断面図である。 図６に続いて、（Ａ）と（Ｂ）は、図３に示された従来の表示装置の製造方法を説明する断面図である。 （Ａ）〜（Ｃ）は、従来のトップゲート構造を有する表示装置の製造方法を説明する断面図である。 図８に続いて、（Ａ）と（Ｂ）は、従来のトップゲート構造を有する表示装置の製造方法を説明する断面図である。 （Ａ）は、本発明の第１の実施形態に係わる表示装置の等価回路を示し、（Ｂ）は、該表示装置の構成の平面図を示す。 本発明の第１の実施形態に係わる表示装置の構造を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の第１の実施形態に係わる表示装置において、走査線信号及び画素電位のタイミングチャートである。 本発明の第１の実施形態に係わる表示装置において、補助容量の電圧−容量特性の測定結果を示すグラフである。 （Ａ）と（Ｂ）は、本発明の第１の実施形態に係わる表示装置の製造方法を説明する断面図である。 本発明の第１の実施形態に係わる表示装置における駆動回路を示す図である。 本発明の第２の実施形態に係わる表示装置の構成の平面図を示す。 本発明の第２の実施形態に係わる表示装置の構成の断面図である。 本発明の第３の実施形態に係わる表示装置の構成の平面図を示す。 本発明の第４の実施形態に係わる表示装置の構成の断面図である。 （Ａ）と（Ｂ）は、本発明の第４の実施形態に係わる表示装置の製造方法を説明する断面図である。

符号の説明

１ａ、１ｂ…走査線、２…ゲート絶縁膜、３…Ｎ^＋型半導体膜、４、４ｂ…Ｐ^＋型半導体膜、４ａ…Ｎ⁻型半導体膜、５…チャネル領域（半導体膜）、６…ｉ型半導体膜、７ａ、７ｂ…ストッパ絶縁膜、８…層間絶縁膜、９…データ信号線、１０…接続電極、１１ａ、１１ｂ、１１ｃ…レジスト、３０…接続電極、４０…下地層、４１ａ、４１ｂ…走査線、４２…ゲート絶縁膜、４３…Ｎ^＋型半導体膜、４４、４４ｂ…Ｐ^＋型半導体膜、４４ａ…Ｎ⁻型半導体膜、４５…チャネル領域、４６…ｉ型半導体膜、４８…層間絶縁膜、４９…データ信号線、５０…接続電極、４７ａ、４７ｂ、４７ｃ…レジスト、１０１…ガラス基板、１０２ａ、１０２ｂ…ゲート電極、１０３…ゲート絶縁膜、１０４ａ、１０４ｂ、１０４ｃ…半導体膜、１０５、１０５ａ、１０５ｂ…保護絶縁膜、１０７ａ、１０７ｂ…レジスト、１０８…レジスト、１０９…層間絶縁膜、１１０ａ、１１０ｂ…コンタクトホール、１１１ａ、１１１ｂ…データ信号線、１１２…接続金属、１１３…第２の層間絶縁膜、１１４…画素電極、１２１…ガラス基板、１２２…下地層、１２３ａ、１２３ｂ、１２３ｃ…半導体膜、１２４…ゲート絶縁膜、１２５ａ、１２５ｂ…ゲート電極（走査線）、１２６…レジスト、１２７…層間絶縁膜、１２８ａ、１２８ｂ…コンタクトホール、１２９ａ、１２９ｂ…データ信号線、１３０…接続金属、１３１…第２の層間絶縁膜、１３２…画素電極、ＷＬ…走査線、ＢＬ…データ信号線、ＣＳＬ…補助容量線、ＣＳ，ＰＣＳ…補助容量、Ｔｒ，ＮＴｒ…トランジスタ、Ｃｃｌ…液晶素子容量、Ｈ１、Ｈ２，Ｈ３、Ｈ４…コンタクトホール。

Claims (11)

1. 表示素子と、
   第１の走査線と、
   第２の走査線と、
   データ信号線と、
   第１導電型の第１及び第２の端子を有し、前記第１の端子が前記データ信号線に接続され、前記第１の走査線に印加される電圧に応じて導通状態又は非導通状態に保持されるスイッチング素子と、
   第１の電極と、前記第２の走査線を共有する第２の電極とを有する保持容量と
   を有し、
   前記スイッチング素子の第２の端子が、前記表示素子に接続されるとともに当該第２の端子と異なる第２導電型の半導体膜を含む前記保持容量の第１の電極に直接接続され、該直接接続された前記第２の端子と前記第１の電極が接続電極を介して接続される
   表示装置。
2. 前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、導電性物質により接続されている
   請求項１に記載の表示装置。
3. 前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、前記スイッチ素子の前記第２の端子に到達するコンタクトホールと、前記保持容量の前記第１の電極に到達するコンタクトホールとに堆積された導電性物質により接続されている
   請求項２に記載の表示装置。
4. 前記スイッチ素子の前記第２の端子と、前記保持容量の前記第１の電極とは、前記スイッチ素子の前記第２の端子、及び前記保持容量の前記第１の電極に到達するコンタクトホールに堆積された導電性物質により接続されている
   請求項２に記載の表示装置。
5. 前記保持容量の一部または全部は、前記データ信号線と前記第２の走査線が重なっている領域に、前記データ信号線と前記第２の走査線の間に形成される
   請求項１に記載の表示装置。
6. 複数の前記第１と第２の走査線と、複数の前記データ信号線と、行列状に配列された複数の画素と、前記複数の画素を駆動する駆動回路とを含む表示装置であって、
   第１導電型の第１及び第２の端子を有し、前記第１の端子が前記データ信号線に接続され、前記第１の走査線に印加される電圧に応じて導通状態又は非導通状態に保持されるスイッチング素子と、
   第１の電極と、前記第２の走査線を共有する第２の電極とを有する保持容量と
   を有し、
   前記スイッチング素子の第２の端子が、前記表示素子に接続され、かつ、当該第２の端子と異なる第２導電型の半導体膜を含む前記保持容量の第１の電極に直接接続されるとともに、該直接接続された前記第２の端子と前記第１の電極が接続電極を介して接続される
   表示装置。
7. 前記スイッチング素子は、多結晶シリコンを半導体層とする薄膜トランジスタである
   請求項６に記載の表示装置。
8. 並列に配置する導電性の第１の走査線と第２の走査線と、前記第１の走査線と第２の走査線とを覆う第１の絶縁膜と、前記第１の絶縁膜を覆う半導体膜とを形成し、
   前記第１の走査線及び第２の走査線と対向する前記半導体膜の第１のチャネル領域と第２のチャネル領域をそれぞれ保護する第１の保護マスクと第２の保護マスクとを形成し、
   前記第１の保護マスクと第２の保護マスクが形成されている状態で、前記半導体膜において、前記第１の走査線を含むスイッチング素子を形成するスイッチング素子領域と、前記第２の走査線を含む保持容量を形成する保持容量領域とに、それぞれ第１導電型の不純物と第２の導電型の不純物を注入する
   表示装置の製造方法。
9. 前記スイッチング素子領域と前記保持容量領域にそれぞれ第１導電型の不純物と第２の導電型の不純物が注入された半導体膜と、前記第１と第２の保護マスクとを覆うように、第２の絶縁膜を形成し、
   前記第２の絶縁膜に、前記第１の走査線の両側の第１導電型半導体領域に到達する第１のコンタクトホールと第３のコンタクトホールとを形成し、
   前記第２の絶縁膜に、前記第２の走査線の片側の第２導電型の半導体領域に到達する第２のコンタクトホールとを形成し、
   前記第１と第２のコンタクトホールに導電性物質を堆積し、前記第１の走査線の片側の第１導電型の半導体領域と、前記第２の走査線の片側の第２導電型の半導体領域とを接続し、
   前記第３のコンタクトホールに導電性物質を堆積し、データ信号線を形成する
   請求項８に記載の表示装置の製造方法。
10. 前記第１のコンタクトホールは、前記第２のコンタクトホールと同じコンタクトホールである
    請求項９に記載の表示装置の製造方法。
11. 半導体膜と、前記半導体膜を覆う絶縁膜と、前記絶縁膜に並列に配置する導電性の第１の走査線と第２の走査線とを形成し、
    前記半導体膜における前記第１の走査線を含むスイッチング素子を形成するスイッチング素子領域と、前記第２の走査線を含む保持容量を形成する保持容量領域とに、前記第１の走査線と第２の走査線側から、それぞれ第１導電型の不純物と第２の導電型の不純物を注入する
    表示装置の製造方法。

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