JP3777706B2

JP3777706B2 - 表示装置

Info

Publication number: JP3777706B2
Application number: JP5419597A
Authority: JP
Inventors: 益充猪野; 昌宏藤野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-02-21
Filing date: 1997-02-21
Publication date: 2006-05-24
Anticipated expiration: 2017-02-21
Also published as: JPH10242474A

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁基板上にトランジスタ素子及び容量素子を集積形成した薄膜半導体装置からなる表示装置に関する。より詳しくは、容量素子の電極構造に関する。
【０００２】
【従来の技術】
薄膜半導体装置はアクティブマトリクス型表示装置の駆動基板などに応用でき、現在盛んに開発が進められている。図１４にアクティブマトリクス型表示装置の一般的な構成を示す。この表示装置は画素アレイ部５４と周辺回路部とを絶縁基板上に一体的に形成した例である。画素アレイ部５４には互いに交差するゲート配線Ｘ及び信号配線Ｙが形成されている。両配線の交差部には薄膜トランジスタＴｒが形成されている。そのゲート電極は対応するゲート配線Ｘに接続され、ソース電極は対応する信号配線Ｙに接続され、ドレイン電極は対応する液晶画素ＬＣ及び補助容量Ｃｓに接続されている。各信号配線ＹはスイッチＳＷを介してビデオライン５９に接続されており、外部から映像信号Ｖｓｉｇの供給を受ける。一方、周辺回路部は垂直駆動回路５５及び水平駆動回路５６を含む。垂直駆動回路５５はレベルシフタ５５ａと垂直シフトレジスタ５５ｂとに分かれている。垂直シフトレジスタ５５ｂの各段は対応するゲート配線Ｘに接続されている。レベルシフタ５５ａは外部からクロック信号ＶＣＫやスタート信号ＶＳＴの供給を受け、これを昇圧して垂直シフトレジスタ５５ｂに供給する。垂直シフトレジスタ５５ｂはクロック信号ＶＣＫに応答して垂直スタート信号ＶＳＴを順次転送し、各ゲート配線Ｘを線順次で選択する。これに対し、水平駆動回路５６はレベルシフタ５６ａと水平シフトレジスタ５６ｂとに分かれている。水平シフトレジスタ５６ｂの各出力段は対応するスイッチＳＷの開閉を制御する。レベルシフタ５６ａは外部からクロック信号ＨＣＫ及び水平スタート信号ＨＳＴの供給を受け、これを昇圧して水平シフトレジスタ５６ｂ側に出力する。水平シフトレジスタ５６ｂはクロック信号ＨＣＫに応じて水平スタート信号ＨＳＴを順次転送し、スイッチＳＷを開閉制御する。
【０００３】
【発明が解決しようとする課題】
画素アレイ部５４において、液晶画素ＬＣに並列接続される補助容量Ｃｓには種々の構造が提案されており、例えば特開平３−３３４０４６号公報や特開平４−２５６７６５号公報に開示されている。これらに開示された補助容量はゲート配線Ｘに使用している金属材料を一方の電極とし、信号配線Ｙに使用している金属材料を他方の電極とし、両者の間に保持された絶縁膜に電荷を蓄積する構造である。しかしながら、この構造では補助容量として使用したくない部分でも両方の電極が互いに重なっている箇所で寄生容量が発生し、薄膜トランジスタＴｒの駆動負荷が大きくなってしまうという欠点がある。これを避ける為には、寄生容量を発生させたくない部分と補助容量を発生させたい部分との切り離しが必要となり、作成工程の増加もしくは回路サイズの増大を引き起こす。又、この従来構造では電極間の短絡を防ぐ為、両者の間に介在する絶縁膜の厚みを大きくしてピンホール対策を施す必要があった。膜厚が厚くなる分所望の補助容量を得る為には電極面積を大きく取る必要があった。
【０００４】
駆動回路部内蔵型の表示装置では、画素アレイ部５４に形成される補助容量に加えて、周辺駆動回路部にも薄膜型の容量素子が形成されている。図１５は垂直シフトレジスタ５５ｂや水平シフトレジスタ５６ｂに形成される容量素子３Ｎを示している。（Ａ）に示す様に、容量素子３Ｎはシフトレジスタの各段を構成するフリップフロップの出力端子に接続されている。（Ｂ）に示す様に、フリップフロップに含まれるクロックドインバータはＮチャネル薄膜トランジスタ（ｎｃｈ）とＰチャネル薄膜トランジスタ（ｐｃｈ）を用いたＣＭＯＳ構造となっている。又、（Ｃ）に示す様に、フリップフロップに含まれるインバータもＣＭＯＳ構造となっている。これらの薄膜トランジスタはボトムゲート構造を有し、絶縁基板上に下からゲート電極、ゲート絶縁膜及び半導体薄膜を積層したものである。ボトムゲート型の薄膜トランジスタを用いると、例えば４００℃以下の低温で絶縁基板上に駆動回路部を形成することができる。従来、容量素子３ＮとしてＮチャネル薄膜トランジスタが代用されていた。この容量素子３Ｎはゲート電極と同一の金属材料を一方の電極とし、薄膜トランジスタの活性層となる半導体薄膜を他方の電極としている。しかしながら、半導体薄膜は低抵抗化されておらず完全な導電体として機能しない。寧ろ、薄膜トランジスタと同様に動作し、電極電位が閾値Ｖｔｈ以下になると急激にキャパシタンスが低下する。この為、電極電位が大きく変化するシフトレジスタなどの回路には不適当である。従来の容量素子３Ｎでは片方の電極として使用している半導体層が真性状態であり、加わる電位により電導率が変動してしまう。この様な状態では容量素子としてのキャパシタンスが変動する可能性がある。この影響は、シフトレジスタに要求される次のクロック信号ＣＫが来るまでの電位保持能力の変動をもたらしたり、駆動周波数に悪影響を与える。これを防止する為には、フリップフロップの出力端子と電源ＶＤＤとの間にＰチャネル薄膜トランジスタ３Ｐを追加する構成も考えられる。しかしながら、これでは一対の容量素子３Ｎ，３Ｐの占有面積が増え、回路の高集積化ができない。
【０００５】
図１６は、図１５に示した容量素子３Ｎの電圧／キャパシタンス特性を示すグラフである。このグラフは、横軸に印加電圧を取り、縦軸にキャパシタンスを取ってある。又、駆動周波数を１０ＫＨｚ、１００ＫＨｚ及び１ＭＨｚにそれぞれ変えて測定し、周波数依存性も同時に調べたものである。グラフから明らかな様に、印加電圧が負側に変化すると、Ｎチャネル薄膜トランジスタ型の容量素子３Ｎのキャパシタンスは急激に低下する。
【０００６】
図１７は、図１５に示したフリップフロップの入力波形ＩＮと出力波形ＯＵＴを示したものである。フリップフロップの出力段に接続された容量素子３Ｎがキャパシタンス変動を起こさない場合には、入力波形ＩＮを所定時間だけ保持した後正常波形が出力される。しかしながら、容量素子３Ｎにキャパシタンス変動があると、出力波形ＯＵＴは異常波形となってしまう。
【０００７】
容量素子は垂直シフトレジスタ５５ｂや水平シフトレジスタ５６ｂの他、レベルシフタ５５ａ，５６ａにも組み込まれる。その例を図１８に示す。図示する様に、レベルシフタは例えば５Ｖの電圧を有する入力信号ＩＮを１５Ｖの電圧を有する出力信号ＯＵＴに昇圧する。この場合、昇圧用の容量素子３Ｎとして例えばＮチャネル薄膜トランジスタが代用されている。即ち、レベルシフタでは、低電圧入力に対して高い電圧を発生させる為、内部にその電位昇圧を行なう回路が必要となる。この昇圧処理では内部に電位変換用の容量素子３Ｎを用いている。しかしながら、この容量素子３Ｎのキャパシタンス変動は入力信号ＩＮから出力信号ＯＵＴへの変換効率を左右してしまう。これを防ぐ為には、容量素子３Ｎは安定したキャパシタンスを持つ必要があるにも係わらず、従来の構造では必ずしもキャパシタンス変動を完全に抑制することは難しい。なお、図１８に示したレベルシフタは、入力信号ＩＮが印加される前に、プリチャージスイッチＰＣＳＷを閉じ、Ｂ点を閾値までプルアップしておく。このプリチャージを行なった後、入力信号ＩＮが容量素子３Ｎの一方の電極に印加される。この時点では、プリチャージスイッチＰＣＳＷはオフとなる。
【０００８】
図１９は、図１８に示したレベルシフタの入力信号ＩＮ及び出力信号ＯＵＴを示す波形図である。容量素子３Ｎのキャパシタンス変動がない場合には、１５Ｖの電圧を有する正常波形が出力される。しかしながら、容量素子３Ｎにキャパシタンス変動が生じた場合には、１５Ｖに達しない異常波形が出力される。
【０００９】
【課題を解決する為の手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。
【００１０】
即ち、本発明に係る表示装置は基本的に、所定の間隙を介して互いに接合した一対の絶縁基板と、該間隙に保持された電気光学物質とを備え、一方の絶縁基板に画素電極を設け、他方の絶縁基板に対向電極を設けたものである。該一方の絶縁基板には、画素電極を駆動するトランジスタ素子及び周辺回路に含まれるシフトレジスタを構成するトランジスタ素子と、これらの動作に必要な容量素子とが集積形成されている。画素電極を駆動するトランジスタ素子及びシフトレジスタを構成するトランジスタ素子はいずれも下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積層したボトムゲート構造を有し、半導体薄膜にチャネル領域とソース／ドレイン領域を形成した薄膜トランジスタである。該容量素子は、画素電極を駆動するトランジスタ素子の補助動作に用いられる容量素子と、シフトレジスタの電位保持動作に用いられる容量素子を含み、該補助動作用の容量素子と該電位保持用の容量素子はいずれも下から順に該ゲート電極と同一の導電体層からなる下部電極、該ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び該半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量である。特徴事項として、前記上部電極は該ソース／ドレイン領域の形成と同時に不純物を注入して形成する。
又本発明にかかる表示装置は、所定の間隙を介して互いに接合した一対の絶縁基板と、該間隙に保持された電気光学物質とを備え、一方の絶縁基板に画素電極を設け、他方の絶縁基板に対向電極を設けた表示装置であって、該一方の絶縁基板には、画素電極を駆動するトランジスタ素子及び周辺回路として含まれるレベルシフタを構成するトランジスタ素子と、これらの動作に必要な容量素子とが集積形成されており、画素電極を駆動するトランジスタ素子及びシフトレジスタを構成するトランジスタ素子はいずれも下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積層したボトムゲート構造を有し、半導体薄膜にチャネル領域とソース／ドレイン領域を形成した薄膜トランジスタであり、該容量素子は、画素電極を駆動するトランジスタ素子の補助動作に用いられる容量素子と、レベルシフタの電圧変換動作に用いられる容量素子を含み、該補助動作用の容量素子と該電圧変換動作用の容量素子はいずれも下から順に該ゲート電極と同一の導電体層からなる下部電極、該ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び該半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量であり、前記上部電極は該ソース／ドレイン領域の形成と同時に不純物を注入して形成することを特徴とする。
【００１１】
本発明によれば、絶縁基板上にトランジスタ素子及び容量素子を同時に集積形成した薄膜半導体装置からなる表示装置において、トランジスタ素子はボトムゲート構造を採用した薄膜トランジスタである。即ち、この薄膜トランジスタはゲート電極が下方に位置し、半導体薄膜が上方に位置し、両者の間にゲート絶縁膜が介在している。又、容量素子も基本的に薄膜トランジスタと同一の積層構造を有する薄膜容量からなり、下部電極がゲート電極と対応し、上部電極が半導体薄膜と対応し、中間の誘電膜がゲート絶縁膜と対応している。特徴事項として、上部電極は従来のように真性半導体層ではなく、薄膜トランジスタのソース／ドレイン領域と同様に不純物が高濃度で注入されており良好な電気伝導性を具備している。この様に低抵抗化された半導体層を上部電極として用いることにより、容量素子のキャパシタンスの変動を抑制している。
【００１２】
【発明の実施の形態】
以下図面を参照して本発明の実施形態を詳細に説明する。図１は本発明に係る薄膜半導体装置の基本的な構造を示す模式的な部分断面図である。図示を容易化し且つ理解を高める為、トランジスタ部を（Ａ）に、容量部を（Ｂ）に分けて表わしている。実際には、トランジスタ部及び容量部は同一基板上に集積形成されるものである。図示する様に、本薄膜半導体装置はガラスなどからなる絶縁基板１上にトランジスタ素子及び容量素子を集積形成したものである。（Ａ）に示す様に、トランジスタ素子はボトムゲート構造の薄膜トランジスタ２であり、下から順にゲート電極２１、ゲート絶縁膜２２及び半導体薄膜２３を積層したものである。ゲート電極２１は例えば金属などの導電体層からなる。ゲート絶縁膜２２は例えばシリコン窒化膜とシリコン酸化膜を重ねた絶縁体層からなる。半導体薄膜２３は例えばレーザアニールにより結晶化された多結晶シリコンなどの半導体層からなる。この半導体薄膜２３にはチャネル領域Ｃｈとソース領域Ｓ及びドレイン領域Ｄが形成されている。チャネル領域ＣｈはＳｉＯ₂ などからなるストッパ２４により被覆されており、基本的に真性半導体である。一方、ソース領域Ｓ及びドレイン領域Ｄには不純物が高濃度で注入されており低抵抗化されている。この不純物は例えばＰ，Ｂ，Ａｓ又はＳｂから選択可能であり、半導体層中における不純物濃度は１×１０¹⁸〜１×１０²¹／ｃｍ³ の範囲に制御されている。係る構成を有するボトムゲート型の薄膜トランジスタ２はＳｉＯ₂ などからなる層間絶縁膜４により被覆されている。この層間絶縁膜４の上には金属アルミニウムなどからなる配線５が形成されている。この配線５は層間絶縁膜４に開口したコンタクトホールを介して薄膜トランジスタ２のソース領域Ｓやドレイン領域Ｄと電気接続している。
【００１３】
一方（Ｂ）に示す様に、容量素子は基本的に薄膜トランジスタ２と同一の積層構造を有する薄膜容量３である。薄膜容量３は下から順にゲート電極２１と同一の導電体層からなる下部電極３１、ゲート絶縁膜２２と同一の絶縁体層からなる誘電膜３２、及び半導体薄膜２３と同一の半導体層からなる上部電極３３を重ねたものである。係る構成を有する薄膜容量３は層間絶縁膜４により被覆されている。この層間絶縁膜４の上には配線５が形成されており、コンタクトホールを介して上部電極３３に電気接続している。特徴事項として、上部電極３３はソース領域Ｓ及びドレイン領域Ｄの形成と同時に不純物を注入して形成する。換言すると、上部電極３３を構成する半導体層には不純物が高濃度で注入されており十分に低抵抗化が図られている。従来の真性半導体層を用いた構造と異なり、不純物半導体層を上部電極３３として用いることにより、薄膜容量３のキャパシタンスを安定化させることが可能になる。
【００１４】
以上の様に、本発明によれば上部電極３３に印加される電位によってキャパシタンスが変動することのない薄膜容量３を安定して提供することが可能になる。薄膜トランジスタ２はボトムゲート構造を有し、ゲート電極２１がゲート絶縁膜２２を介して半導体薄膜２３の下部に位置する。このボトムゲート型の薄膜トランジスタ２に用いる半導体薄膜２３はレーザアニール法によって結晶化された多結晶シリコンなどからなり、優れた特性を有している。又、半導体薄膜２３に注入された不純物は更にレーザアニールを施すことにより効率良く活性化される。このように、レーザアニール法を駆使することにより、４００℃以下のプロセス温度で薄膜トランジスタ２を通常のガラス板などからなる絶縁基板１に作成できる。薄膜容量３の上部電極３３は薄膜トランジスタ２と同一の半導体層を用いており、不純物注入によって意図的に低抵抗化されている。この為、上部電極３３は優れた電気伝導性を具備している。上部電極３３を低抵抗化する為の不純物は、前述した様にＰ，Ｂ，Ａｓ，Ｓｂなどを用いることができ、その濃度は１×１０¹⁸〜１×１０²¹／ｃｍ³ 程度である。不純物の注入を行なう場合には、ボトムゲート構造の利点を活用して、上方に露出した半導体層に対しイオンプラズマドーピングを用いた低エネルギーでの不純物注入を行なっている。加えて、ゲート絶縁膜２２や誘電膜３２を構成する絶縁体層としてＳｉＮ_x 及びＳｉＯ₂ を積層した複合構造を採用することで、半導体表面に蓄積するイオンの電荷による絶縁体層の破壊を防止している。これにより、耐圧は顕著に向上した。又、イオンプラズマドーピング工程では薄膜容量３の上部電極３３の低抵抗化と薄膜トランジスタ２のソース領域Ｓ及びドレイン領域Ｄの形成を同時に行なうことで、思い切った工程短縮が可能となった。
【００１５】
図２は、図１の（Ｂ）に示した薄膜容量３の電圧／キャパシタンス特性を示すグラフである。比較の為、従来の薄膜容量の電圧／キャパシタンス特性も示してある。グラフから明らかな様に、従来の薄膜容量では印加電圧が０Ｖに近づくとキャパシタンスが急激に低下していた。これに対し、本発明に係る薄膜容量３では電極に加わる電位が変化してもキャパシタンスはほとんど変化しないことが分かる。
【００１６】
図３は、本発明に係る薄膜容量の耐圧特性を示したグラフである。比較の為、従来の薄膜容量の耐圧特性も示してある。このグラフでは横軸に耐圧を示す破壊電圧を表わし、縦軸に耐圧破壊の生じた薄膜容量の発生個数を取ってある。グラフから明らかな様に、薄膜容量の上部電極に不純物を注入した発明品と不純物を注入しない従来品では両者の間にほとんど耐圧の差は生じていない。
【００１７】
次に図４〜図６を参照して、図１に示した薄膜半導体装置の製造方法を詳細に説明する。各図を通して、左半分にトランジスタ部を示し、右半分に容量部を示してある。まず図４の工程（Ａ）に示す様に、ガラスなどからなる絶縁基板１の上に導電体層Ｘを形成する。本例では、Ｍｏ／Ｔａをスパッタで成膜した。工程（Ｂ）に進み、導電体層Ｘをゲート電極２１及び下部電極３１のパタンに加工する。工程（Ｃ）に進み、ゲート電極２１及び下部電極３１の表面を陽極酸化する。更に、絶縁体層Ｙを成膜する。本例ではＣＶＤによりＳｉＮ_x 及びＳｉＯ₂ を連続成膜して絶縁体層Ｙとしている。この結果、ゲート電極２１の上にはゲート絶縁膜２２が形成され、下部電極３１の上には誘電膜３２が形成されたことになる。更にＣＶＤにより半導体層Ｚを成膜する。本例では、ＰＥ−ＣＶＤにより非晶質シリコンを例えば５０ｎｍの厚みで成膜した。工程（Ｄ）に進み、レーザ光を照射して半導体層Ｚを非晶質シリコンから多結晶シリコンに結晶化する。レーザ光としては例えばエキシマレーザパルスを用いることができる。工程（Ｅ）に進み、半導体層Ｚの上にＳｉＯ₂ からなる絶縁膜２４ａを成膜する。工程（Ｆ）に進み、絶縁膜２４ａの上にレジスト２４ｂを塗布する。
【００１８】
図５の工程（Ｇ）に進み、絶縁基板１の裏面から露光処理を行ない、ゲート電極２１及び下部電極３１をマスクとしてセルフアライメントによりレジスト２４ｂをパタニングする。工程（Ｈ）に進み、マスク２４ｃを用いて絶縁基板１の表面側から露光処理を行ない、下部電極３１の上部のみから不要なレジスト２４ｂを除去する。本工程（Ｈ）は本発明を実施する為に特に追加された工程である。続いて工程（Ｉ）に進み、レジスト２４ｂを介して絶縁膜２４ａのウェットエッチングを行ない、ストッパ２４に加工する。図から明らかな様に、ストッパ２４はゲート電極２１の直上のみに形成される。工程（Ｊ）に進み、ストッパ２４をマスクとしてイオンドーピングによりＡｓイオンを高濃度で半導体層Ｚに注入する。この結果、トランジスタ部側の半導体薄膜２３には低抵抗化されたソース領域Ｓ及びドレイン領域Ｄが形成される一方、ストッパ２４の直下には真性の半導体層が残されチャネル領域Ｃｈとなる。この工程により、ボトムゲート構造の薄膜トランジスタ２の基本構造が得られる。同時に、下部電極３１の直上に位置する半導体層Ｚにも不純物Ａｓが高濃度で注入され、低抵抗化された上部電極３３が形成される。この結果、容量部に薄膜容量３が形成される。以上のように、本発明ではイオンドーピングを施すことにより、容量部における低抵抗領域の作成とトランジスタ部における拡散領域の形成を同時に行なうことで思い切ったプロセス短縮が可能になった。
【００１９】
図６の工程（Ｋ）に進み、再びエキシマレーザ光を照射して、半導体層Ｚに注入された不純物の活性化を図る。工程（Ｌ）に進み、半導体層Ｚの上にレジストＲを塗布し、所定の形状にパタニングする。工程（Ｍ）に進み、レジストＲをマスクとして半導体層Ｚをエッチングし素子分離を行なう。この結果、薄膜トランジスタ２の素子領域に半導体薄膜２３が残され、薄膜容量３の素子領域に上部電極３３が電気的に分離された状態で残されることになる。更に、互いに素子分離された薄膜トランジスタ２及び薄膜容量３を被覆する様にＳｉＯ₂ などの層間絶縁膜４を成膜する。工程（Ｎ）に進み、層間絶縁膜４にコンタクトホールを開口する。最後に工程（Ｏ）に進み、層間絶縁膜４の上に金属アルミニウムを成膜し、所定の形状にパタニングして配線５に加工する。この結果、配線５は薄膜トランジスタ２のソース領域Ｓやドレイン領域Ｄに接続するとともに、薄膜容量３の上部電極３３に接続することになる。
【００２０】
図７〜図１０は、図１に示した薄膜半導体装置の製造方法の参考例を示す工程図である。図４〜図６に示した製造工程と対応する工程には同一の参照符号を付して理解を容易にしている。まず図７の工程（Ａ）に示す様に、絶縁基板１の上に導電体層Ｘを成膜する。工程（Ｂ）に進み、導電体層Ｘをゲート電極２１及び下部電極３１にパタニングする。工程（Ｃ）に進み、ゲート電極２１及び下部電極３１の表面を陽極酸化した後、絶縁体層Ｙを成膜する。この結果、ゲート電極２１の直上にはゲート絶縁膜２２が形成され、下部電極３１の直上には誘電膜３２が形成されたことになる。更に、絶縁体層Ｙの上に半導体層Ｚを成膜する。工程（Ｄ）に進み、レーザアニールを行なって半導体層Ｚを非晶質から多結晶に転換する。工程（Ｅ）に進み、半導体層Ｚの上に絶縁膜２４ａを成膜する。工程（Ｆ）に進み、絶縁膜２４ａの上にレジスト２４ｂを塗布する。
【００２１】
図８の工程（Ｇ）に進み、裏面露光によりレジスト２４ｂをパタニングする。工程（Ｉ）に進み、レジスト２４ｂを介して絶縁膜２４ａをエッチングし、ストッパ２４に加工する。この結果、ゲート電極２１及び下部電極３１の直上にそれぞれストッパ２４が形成されたことになる。工程（Ｊ１）に進み、各ストッパ２４を介してイオンドーピングによりＡｓイオンを注入し、薄膜トランジスタ２及び薄膜容量３を形成する。
【００２２】
図９の工程（Ｊ２）に進み、薄膜トランジスタ２及び薄膜容量３をレジストＲで被覆する。更にこのレジストＲをマスク２４ｄを用いて露光する。この結果、レジストＲは容量部のみから除かれる。工程（Ｊ３）に進み、残されたレジスト２４ｄをマスクとしてエッチングを行ない、薄膜容量３の上部からストッパ２４を選択的に除去する。工程（Ｊ４）に進み、再びイオンドーピングを行ない容量部のみに選択的にＡｓイオンを注入する。この結果、容量部に露出した半導体層Ｚに選択的に不純物が注入され、上部電極３３となる。以上の様に、この参考例ではトランジスタ部に対する不純物注入と容量部に対する不純物注入を別工程としてイオンドーピングを打ち分けている。この分工程数の増加を招く。一方、図４〜図６に示した製造工程では、トランジスタ部及び容量部に対する不純物注入を一括で行なっており、工程短縮化が図れる。この後工程（Ｋ）に進み、レーザアニールを行ない、半導体層Ｚに打ち込まれた不純物を活性化する。
【００２３】
図１０の工程（Ｌ）に進み、薄膜トランジスタ２及び薄膜容量３を被覆する様にレジストＲを塗布する。更に、このレジストＲを所定の形状にフォトリソグラフィでパタニングする。工程（Ｍ）に進み、レジストＲを介してエッチングを行ない、半導体層Ｚを素子分離する。更に、素子分離された薄膜トランジスタ２及び薄膜容量３を被覆する様にＳｉＯ₂ からなる層間絶縁膜４を成膜する。工程（Ｎ）に進み、層間絶縁膜４を選択的にエッチングしてコンタクトホールを開口する。最後に工程（Ｏ）に進み、層間絶縁膜４の上に金属アルミニウムをスパッタリングする。この金属アルミニウムを所定の形状にパタニングして配線５に加工する。
【００２４】
図１１は本発明に係る薄膜半導体装置をアクティブマトリクス型表示装置の駆動基板に用いた応用例を表わしている。（Ａ）は１画素分の等価回路を示し、（Ｂ）は同じく１画素分の断面図を表わしている。（Ａ）に示す様に、ゲート配線Ｘと信号配線Ｙの交差部に薄膜トランジスタＴｒが形成されている。この薄膜トランジスタＴｒは図１の（Ａ）に示したボトムゲート構造を有している。この薄膜トランジスタＴｒのゲート電極はゲート配線Ｘに接続し、ソース電極は信号配線Ｙに接続し、ドレイン電極は液晶画素ＬＣ及び補助容量Ｃｓに接続している。液晶画素ＬＣの一方の電極は画素電極からなり、他方の電極は対向電極ＣＯＭからなる。補助容量Ｃｓは図１の（Ｂ）に示した構造を有しており、上側の電極が薄膜トランジスタＴｒのドレイン電極に接続するとともに、下側の電極が補助配線ＣＳに接続している。
【００２５】
（Ｂ）に示す様に、絶縁基板１にはボトムゲート型の薄膜トランジスタＴｒが形成されている。この薄膜トランジスタＴｒはＭｏ／Ｔａなどからなるゲート電極２１、ＳｉＯ₂ ／ＳｉＮ_x などからなるゲート絶縁膜２２、多結晶シリコンなどからなる半導体薄膜２３を下から順に重ねたものである。なお、ゲート電極２１の表面はＴａＯx などの陽極酸化膜により被覆されている。又、ゲート電極２１の直上において半導体薄膜２３の部分（チャネル領域）はストッパ２４により被覆されている。半導体薄膜２３は不純物が高濃度で注入されたソース領域Ｓ及びドレイン領域Ｄと、不純物が比較的低濃度で注入されたＬＤＤ領域とに分かれている。一方、補助容量Ｃｓは下から順に下部電極３１、誘電膜３２及び上部電極３３を順に重ねた積層構造を有している。下部電極３１はゲート電極２１と同一の導電体層からなり、誘電膜３２はゲート絶縁膜２２と同一の絶縁体層からなり、上部電極３３はドレイン領域Ｄから延設されている。係る構成を有するボトムゲート型の薄膜トランジスタＴｒ及び補助容量Ｃｓは第１層間絶縁膜４により被覆されている。その上にはＭｏ又はＡｌからなる配線５が形成されており、第１層間絶縁膜４に開口したコンタクトホールを介して、薄膜トランジスタＴｒのソース領域Ｓ及びドレイン領域Ｄに電気接続している。これらの配線５はＰＳＧなどからなる第２層間絶縁膜６により被覆されている。この第２層間絶縁膜６の上には遮光性を有するＴｉなどからなる金属膜７がパタニング形成されている。この遮光機能を有する金属膜７はＳｉＯ₂ などからなる第３層間絶縁膜８により被覆されている。その上にはＩＴＯなどからなる画素電極９がパタニング形成されている。画素電極９は金属膜７及び配線５を介して薄膜トランジスタＴｒのドレイン領域Ｄに電気接続している。
【００２６】
図１２は、図１１に示した表示用薄膜半導体装置の変形例を表わしている。基本的には同一の構造を有しており、対応する部分には対応する参照番号を付して理解を容易にしている。異なる点は、第２層間絶縁膜６が除かれており、金属膜７と配線５が直接接触していることである。
【００２７】
最後に図１３は、本発明に係る薄膜半導体装置を駆動基板として用いたアクティブマトリクス型表示装置の構成を示す模式的な斜視図である。本表示装置は下側の絶縁基板１と上側の絶縁基板５２と両者の間に保持された電気光学物質５３とを備えている。電気光学物質５３としては液晶材料などが広く用いられている。絶縁基板１は大面積化が可能であり且つ比較的低コストのガラス板を用いることができる。絶縁基板１には画素アレイ部５４と駆動回路部とが集積形成されており、モノリシック構造を採用できる。即ち、画素アレイ部５４に加え周辺の駆動回路部を一体的に内蔵することができる。駆動回路部は垂直駆動回路５５と水平駆動回路５６とに分かれている。図１４に示した構造と同様に、垂直駆動回路５５はレベルシフタと垂直シフトレジスタとを備えている。又、水平駆動回路５６もレベルシフタと水平シフトレジスタを備えている。絶縁基板１の周辺部上端には外部接続用の端子部５７が形成されている。端子部５７は配線５８を介して垂直駆動回路５５及び水平駆動回路５６に接続している。一方、上側の絶縁基板５２の内表面には対向電極（図示せず）が全面的に形成されている。画素アレイ部５４には行状のゲート配線Ｘと列状の信号配線Ｙが形成されている。ゲート配線Ｘは垂直駆動回路５５に接続し、信号配線Ｙは水平駆動回路５６に接続する。両配線の交差部には画素電極９とこれを駆動する薄膜トランジスタＴｒが集積形成されている。又、垂直駆動回路５５及び水平駆動回路５６にも薄膜トランジスタが集積形成されている。加えて、これらには薄膜容量も集積形成されている。この薄膜容量は、例えば上述した垂直駆動回路５５又は水平駆動回路５６に含まれるシフトレジスタの電位保持動作に用いられる。その接続例は図１５に示した通りである。あるいは、この薄膜容量は周辺の垂直駆動回路５５又は水平駆動回路５６に含まれるレベルシフタの電圧変換動作に用いられる。その接続例は図１８に示した通りである。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、容量素子は下から順にゲート電極と同一の導電体層からなる下部電極、ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量であり、上部電極はソース／ドレイン領域の形成と同時に不純物を注入して形成している。これにより、薄膜容量の上部電極は十分に低抵抗化され、電圧変動に対して安定したキャパシタンスを示すことができる。この為、本発明に係る薄膜容量はシフトレジスタに組み込むことができ再現性よく動作可能である。あるいは、レベルシフタに組み込むことができ同じく再現性よく動作可能である。更には、画素電極を駆動する薄膜トランジスタの補助容量に用いることができ薄膜トランジスタの信号電圧保持能力が安定化する。
【図面の簡単な説明】
【図１】本発明に係る薄膜半導体装置の基本的な構成を示す断面図である。
【図２】本発明に係る薄膜半導体装置に集積形成される薄膜容量の電圧／キャパシタンス特性を示すグラフである。
【図３】本発明に係る薄膜容量の耐圧特性を示すグラフである。
【図４】本発明に係る薄膜半導体装置の製造方法を示す工程図である。
【図５】本発明に係る薄膜半導体装置の製造方法を示す工程図である。
【図６】本発明に係る薄膜半導体装置の製造方法を示す工程図である。
【図７】本発明に係る薄膜半導体装置の製造方法の参考例を示す工程図である。
【図８】本発明に係る薄膜半導体装置の製造方法の参考例を示す工程図である。
【図９】本発明に係る薄膜半導体装置の製造方法の参考例を示す工程図である。
【図１０】本発明に係る薄膜半導体装置の製造方法の参考例を示す工程図である。
【図１１】本発明に係る薄膜半導体装置を表示装置の駆動基板に応用した例を示す等価回路図及び断面図である。
【図１２】図１１に示した実施形態の変形例を示す断面図である。
【図１３】本発明に係る薄膜半導体装置を駆動基板として組み立てたアクティブマトリクス表示装置の一例を示す斜視図である。
【図１４】従来のアクティブマトリクス表示装置の一例を示す回路図である。
【図１５】従来のアクティブマトリクス表示装置に内蔵されるシフトレジスタの構成例を示す回路図である。
【図１６】図１５に示したシフトレジスタに組み込まれる薄膜容量の電圧／キャパシタンス特性を示すグラフである。
【図１７】図１５に示したシフトレジスタの入力／出力特性を示すグラフである。
【図１８】図１４に示した表示装置に内蔵されるレベルシフタの一例を示す回路図である。
【図１９】図１８に示したレベルシフタの入力／出力特性を示すグラフである。
【符号の説明】
１・・・絶縁基板、２・・・薄膜トランジスタ、３・・・薄膜容量、４・・・層間絶縁膜、５・・・配線、２１・・・ゲート電極、２２・・・ゲート絶縁膜、２３・・・半導体薄膜、２４・・・ストッパ、３１・・・下部電極、３２・・・誘電膜、３３・・・上部電極

Claims

所定の間隙を介して互いに接合した一対の絶縁基板と、該間隙に保持された電気光学物質とを備え、一方の絶縁基板に画素電極を設け、他方の絶縁基板に対向電極を設けた表示装置であって、
該一方の絶縁基板には、画素電極を駆動するトランジスタ素子及び周辺回路として含まれるシフトレジスタを構成するトランジスタ素子と、これらの動作に必要な容量素子とが集積形成されており、
画素電極を駆動するトランジスタ素子及びシフトレジスタを構成するトランジスタ素子はいずれも下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積層したボトムゲート構造を有し、半導体薄膜にチャネル領域とソース／ドレイン領域を形成した薄膜トランジスタであり、
該容量素子は、画素電極を駆動するトランジスタ素子の補助動作に用いられる容量素子と、シフトレジスタの電位保持動作に用いられる容量素子を含み、
該補助動作用の容量素子と該電位保持用の容量素子はいずれも下から順に該ゲート電極と同一の導電体層からなる下部電極、該ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び該半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量であり、
前記上部電極は該ソース／ドレイン領域の形成と同時に不純物を注入して形成することを特徴とする表示装置。
所定の間隙を介して互いに接合した一対の絶縁基板と、該間隙に保持された電気光学物質とを備え、一方の絶縁基板に画素電極を設け、他方の絶縁基板に対向電極を設けた表示装置であって、
該一方の絶縁基板には、画素電極を駆動するトランジスタ素子及び周辺回路として含まれるレベルシフタを構成するトランジスタ素子と、これらの動作に必要な容量素子とが集積形成されており、
画素電極を駆動するトランジスタ素子及びシフトレジスタを構成するトランジスタ素子はいずれも下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積層したボトムゲート構造を有し、半導体薄膜にチャネル領域とソース／ドレイン領域を形成した薄膜トランジスタであり、
該容量素子は、画素電極を駆動するトランジスタ素子の補助動作に用いられる容量素子と、レベルシフタの電圧変換動作に用いられる容量素子を含み、
該補助動作用の容量素子と該電圧変換動作用の容量素子はいずれも下から順に該ゲート電極と同一の導電体層からなる下部電極、該ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び該半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量であり、
前記上部電極は該ソース／ドレイン領域の形成と同時に不純物を注入して形成することを特徴とする表示装置。