図1は、従来のアクティブマトリクス駆動型液晶表示装置の概略的な構成を示す。
図1を参照するに、液晶表示装置は多数のTFTおよびこれに協働する透明画素電極を担持するTFTガラス基板1Aと、前記TFT基板1A上に形成された対向ガラス基板1Bとよりなり、基板1Aと1Bとの間には液晶層1が、シール部材1Cにより封入されている。図示の液晶表示装置では、前記透明画素電極を対応するTFTを介して選択的に駆動することにより、液晶層中において、前記選択された画素電極に対応して、液晶分子の配向を選択的に変化させる。さらに、前記ガラス基板1Aおよび1Bの外側には、それぞれ図示しないが偏光板が、直交ニコル状態で配設されている。また、ガラス基板1Aおよび1Bの内側には、図示を省略したが前記液晶層1に接するように分子配向膜が形成され、液晶分子の配向方向を規制する。
図2は前記TFTガラス基板1Aの一部を拡大して示す。
図2を参照するに、前記ガラス基板1A上には走査信号を供給される多数のパッド電極13Aおよびこれから延在する多数の走査電極13と、ビデオ信号を供給される多数のパッド電極12Aおよびこれから延在する多数の信号電極12とが、走査電極13の延在方向と信号電極12の延在方向とが略直交するように形成されており、前記走査電極13と前記信号電極12との交点には、TFT11が形成されている。さらに、前記基板1A上には、各々のTFT11に対応して透明画素電極14が形成されており、各々のTFT11は対応する走査電極13上の走査信号により選択され、対応する信号電極12上のビデオ信号により、協働する透明画素電極14を駆動する。
図3は図2の液晶表示装置の1画素分の液晶セル駆動回路構成を示す。
図3を参照するに、図1の液晶層1中には複数の画素に対応して複数の液晶セル15が画成されており、図1のガラス基板1Aに対応するTFT基板上には前記TFT11が、前記液晶セル15に対応してマトリクス状に形成される。また前記TFT基板1A上には前記TFT11にビデオ信号を供給する信号線12が互いに実質的に平行に、列方向に延在し、さらに前記TFT11を制御するゲート制御線(走査電極)13が互いに実質的に平行に行方向に延在する。図示の例では前記TFT11は互いに直列に接続された一対のTFT11A,11Bよりなり、画素電極14を介して対応する液晶セル15を駆動する。さらに前記TFT11には前記液晶セル15に並列に、キャパシタ16が接続される。前記キャパシタ16は前記液晶セル15に印加される駆動電圧を保持する蓄積キャパシタンスを形成する。その際、前記キャパシタ16は画素電極14と容量線17との間に接続される。
前記蓄積キャパシタンス16は先にも説明したように、一対の金属電極パターンの間に誘電体膜を保持した構成としてもよいが、アクティブマトリクス駆動方式の液晶表示装置ではMOSキャパシタの形に形成する方が有利である。
図4は、かかる従来のMOSキャパシタを有する液晶表示装置の回路構成を示す。
図4を参照するに、液晶セルは前記TFT基板1Aに対応するガラス基板10Aと、前記ガラス基板10A上に形成されたポリシリコンパターン10Bと、前記ガラス基板10A上に前記ポリシリコンパターン10Bを覆うように形成された酸化膜10Cとよりなり、前記TFT11は前記ポリシリコンパターン10B中に形成されたn+ 型の拡散領域10a,10bおよび10cと、前記酸化膜10C上、前記拡散領域10aと10bとの間に形成されたAlあるいはポリシリコンよりなるゲート電極11aと、前記酸化膜10C上、前記拡散領域10bと10cとの間に形成された、同様なAlあるいはポリシリコンよりなるゲート電極11bとよりなる。ただし、前記ゲート電極11aは前記TFT11Aに対応し、また前記ゲート電極11bは前記TFT11Bに対応する。また、前記酸化膜10Cは前記ゲート電極11a,11bの下においてゲート絶縁膜を形成する。また、前記拡散領域10aに前記信号線12が接続され、さらに前記ゲート電極11a,11bに前記ゲート制御線13が接続される。
図4の構成では、さらに前記拡散領域11cが図中右方に延在し、n+ 型拡散領域10dを形成する。さらに、前記酸化膜10C上には前記拡散領域10dに対応して前記ゲート電極11a,11bと同様なAlあるいはポリシリコンよりなる電極11cが、キャパシタ電極として形成される。前記電極11cおよび拡散領域10dは前記キャパシタ16のキャパシタ電極を構成する。
かかる構成の液晶表示装置では、前記ゲートバス線13上の選択信号により前記TFT11Aおよび11Bがターンオンし、前記信号線12上のビデオ信号により前記キャパシタ16が、前記拡散領域10dを介して充電される。その結果、前記拡散領域10cおよび拡散領域10dに接続された画素電極14の電位が、次の選択信号が入来するまで所定の駆動電位に保持される。
一方、かかる従来の液晶表示装置では、前記拡散領域10a,10bおよび10cは前記ゲート電極11a,11bをマスクに自己整合的に形成することができるが、前記拡散領域10dは自己整合工程では形成できない。すなわち、前記拡散領域10dを形成するには別にマスクを使い、イオン注入工程を拡散領域10a〜10cとは別に行なう必要がある。
しかし、このように拡散領域10dを形成するのに別のマスク工程および別のイオン注入工程を使った場合、工程数が大幅に増大してしまい、しかもマスクずれに伴うしきい値変動等、不良の確率が増大してしまうおそれがある。さらに、図2の構成では仮に拡散領域10a〜10cを自己整合工程ではなく、拡散領域10dと同時に同一のマスク工程で形成することも考えられるが、このような工程では前記酸化膜10Cの形成工程が前記イオン注入工程の後に実行されるため、ポリシリコンパターン10Bの表面が不純物元素により汚染されやすい。半導体集積回路を製造する場合には、かかる不純物元素は洗浄により除去されるが、ガラス基板を使った液晶表示装置の場合、徹底的な洗浄を行なうことができず、このため、一度不純物元素による汚染が生じると、不純物元素がポリシリコンパターン10B上に残留しやすい。
これに対し、図5は図4の液晶表示装置の上記課題を解決した別の従来の液晶表示装置の構成を示す。ただし図5中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図5を参照するに、図示の液晶表示装置では、前記TFT11A,11Bを構成するn+ 型拡散領域10a〜10cの他に、同様なn+ 型拡散領域10eが前記ポリシリコンパターン10B中に、前記ゲート電極11a,11bおよびキャパシタ電極11cをマスクとして自己整合工程により形成されており、このため製造工程数が増える問題およびポリシリコンパターン10Bの不純物元素による汚染の問題は回避される。図3の構成では、前記電極11cに前記容量線17を介して所定の電圧を印加し、前記ポリシリコンパターン10B中に、拡散領域10cと10eとの間の真性あるいは低濃度ドープ領域10fにおいて表面蓄積層を誘起する。前記領域10fは前記ポリシリコンパターン10B中、拡散領域10aと10bの間、あるいは拡散領域10cと10dとの間に形成されるチャネル領域と同様な不純物濃度を有する。
図5の構成はこのように上記図4の構成の問題点は回避することができるが、前記領域10fに表面蓄積層を誘起するためには前記容量線17を駆動するのに別に電源が必要で、このため液晶表示装置中の駆動回路が複雑になり、製造費用が増大する問題が避けられない。さらに、図3の回路図よりわかるように、このような高電圧を印加される容量線17が前記TFT基板10A上において信号線12と交差するが、前記容量線17と信号線12との間には薄い層間絶縁膜が介在するだけなので、リーク電流や絶縁破壊が生じる可能性がある。前記容量線17に印加される電圧は通常の半導体集積回路で使われる電圧よりもはるかに高い電圧である。また、このような高電圧は前記容量線17に継続的に印加されるため、前記ゲート酸化膜10Cも通常のMOSトランジスタのゲート酸化膜よりも劣化しやすい。このため、図5の構成のキャパシタ16は信頼性の点で問題を有する。
さらに、図5の構成では前記容量線17に高電圧を印加するのに伴い、液晶セル中に、前記容量線と他の配線あるいはTFTとの間に対応してドメインが形成されやすくなる。また、かかるドメインの形成に伴う表示の乱れを回避するために、前記容量線に沿って実質的な幅の遮光マスクを形成する必要があるが、かかる幅の広い遮光マスクを形成すると液晶表示装置の開口率が低下してしまう。
そこで、本発明は上記の課題を解決した、新規で有用なMOS型容量素子、液晶表示装置、半導体装置、およびその製造方法を提供することを概括的課題とする。
そこで、本発明は上記の課題を解決した新規で有用なMOS型容量素子、かかるMOS型容量素子を有する液晶表示装置、およびその製造方法を提供することを概括的課題とする。
本発明のその他の課題は、構成が簡単で、製造が容易なMOS型容量素子、およびかかるMOS型容量素子を有する液晶表示装置、さらにその製造方法を提供することにある。
本発明は、上記の課題を、
請求項1に記載したように、
基板と、
前記基板上に形成された電極と、
前記基板上に、前記電極を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体層中、前記電極の一の縁部に隣接して形成された第1の拡散領域と、
前記半導体層中、前記電極の他の縁部に隣接して形成された第2の拡散領域とよりなり、
前記第1の拡散領域は第1の導電型に、また前記第2の拡散領域は第2の、逆導電型にドープされていることを特徴とするMOS型容量素子により、または
請求項2に記載したように、
前記電極は第1の入力端子に接続され、前記第1および第2の拡散領域は、共通に第2の入力端子に接続されていることを特徴とする請求項1記載のMOS型容量素子により、または
請求項3に記載したように、
前記第1の拡散領域は前記半導体層中において前記電極の一の側に形成された第1の縁部に実質的に一致して形成されており、前記第2の拡散領域は前記半導体層中において前記電極の他の側に形成された第2の縁部に実質的に一致して形成されていることを特徴とする請求項1記載のMOS型容量素子により、または
請求項4に記載したように、
MOS型容量素子を有する液晶表示装置の製造方法において、前記MOS型容量素子を、
ガラス基板上にキャパシタ電極を形成する工程と、
前記ガラス基板上に、前記キャパシタ電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に半導体膜を形成する工程と、
前記ゲート電極の一の側において、前記半導体膜中に第1の導電型の不純物元素を導入する工程と、
前記ゲート電極の他の側において、前記半導体膜中に第2の、逆導電型の不純物元素を導入する工程と、により形成することを特徴とする液晶表示装置の製造方法により、解決する。
図6(A)は、本発明によるMOS型容量素子の原理を示す図、また図6(B)は、その等価回路図を示す。ただし、図中先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図6(A)を参照するに、前記MOS型容量素子では前記ポリシリコンパターン10Bに対応する半導体層10B中に、前記キャパシタ電極11cの一の縁部に対応してn+ 型の拡散領域10hが、また前記ゲート電極11cの他の縁部に対応してp+ 型の拡散領域10iが形成される。
図6(B)は、図6(A)のMOS型容量素子の等価回路図を示す。
図6(B)を参照するに、前記MOS型容量素子は、前記酸化膜10Cの容量に対応し前記ゲート電極11cに接続された容量Coと、前記拡散領域10hおよび10iに対応するダイオードDnおよびDp、さらに前記拡散領域10hおよび10iに対応する接合容量CjnおよびCjpを含む。
図7(A),(B)は、図6(A),(B)のMOS型容量素子10に正あるいは負の直流バイアス±Vgを印加した場合の容量−電圧特性(C−Vg特性)を示す。ただし、図7(A)はかかる容量測定のための構成を示し、出力端子OUT間でインピーダンスZを測定することにより、MOS型容量素子の容量値を求める。また図7(B)が得られた容量−電圧特性を示す。
まず図7(A)を参照するに、図6(A),(B)のMOS型容量素子10において前記キャパシタ電極11cを第1の端子とし、また前記n+ 型拡散領域10hとp+ 型拡散領域10iとを共通に接続して第2の端子とした相補型のMOS型容量素子10を形成し、かかる相補型のMOS型容量素子10に対し、100kHz以上の微小な交流信号を交流信号源から供給すると同時に前記第1および第2の端子の間に直流電源22により、正あるいは負の直流バイアス±Vgを印加し、前記出力端子OUTにおいてインピーダンスZを測定することにより容量Cの値を求めた。
図7(B)は、このような試験から求めた前記MOS型容量素子10の容量を、前記直流バイアス電圧±Vgの関数として示す。ただし、図7(B)中、縦軸は得られた容量値Cを前記酸化膜10Cの容量値Coで規格化した規格化容量値C/Coを示し、横軸は直流バイアス電圧±Vgを示す。
図7(B)のC−Vg特性を参照するに、破線はMOS型容量素子10において図7(A)に示す相補型構成をとらず、前記キャパシタ電極11cとn+ 型拡散領域10hとの間の容量を求めた場合を、また一点鎖線は同様に前記相補型構成をとらず、前記キャパシタ電極11cとp+ 型拡散領域10iとの間の容量を求めた場合を示すが、破線で示す前記キャパシタ電極11cと前記n+ 型拡散領域10hとの間の容量は、前記キャパシタ電極11cに正電圧+Vgが印加されている間は前記半導体層10B表面に前記電極11c直下の領域において前記n+ 型拡散領域10hに連続して電子蓄積層が形成されるため、前記容量値Coに匹敵する値を有するのに対し、前記キャパシタ電極11cに負電圧−Vgが印加されている場合にはかかる電子蓄積層が形成されず、容量値は非常に小さくなる。同様に、一点鎖線で示す前記キャパシタ電極11cと前記p+ 型拡散領域10iとの間の容量は、前記キャパシタ電極11cに負電圧−Vgが印加されている間は前記半導体層10B表面に前記電極11c直下の領域において前記p+ 型拡散領域10iに連続してホール蓄積層が形成されるため、前記容量値Coに匹敵する値を有するのに対し、前記キャパシタ電極11cに正電圧+Vgが印加されている場合にはかかるホール蓄積層は形成されず、容量値は非常に小さくなる。また、これら相補型構成を採用しない場合には、図7(B)に示すように前記C−Vg特性が周波数に依存する。図7(B)中、「低周波C−V特性」と示してあるのは低周波におけるC−Vg特性であり、一方「高周波C−V特性」と示してあるのは高周波におけるC−Vg特性である。
これに対し、前記MOS型容量素子10に対して図7(A)に示す相補型接続構成を採用した場合には、図7(B)中実線で示すC−Vg特性が得られる。すなわち、このような相補型接続構成を有するMOS型容量素子10は、印加される直流バイアス電圧が正であっても負であっても、ほぼ一定の容量値を示す。また、かかる相補型接続構成を有するMOS型容量素子10では前記C−Vg特性は実質的に周波数に依存しない。これは、前記キャパシタ電極11cに印加される電圧の極性が正であっても負であっても、前記キャパシタ電極11c直下の前記半導体層11B中に空乏層が形成されることはなく、電子蓄積層あるいはホール蓄積層が、前記n+ 型拡散領域11hに連続して、あるいは前記p+ 型拡散領域に連続して形成されていることを意味する。またかかるキャリア蓄積層においては、前記半導体層11B表面に誘起されたキャリアが、前記キャパシタ電極11cに印加される電圧に高速に追従できる。
このように、図6(A),(B)の構成の素子を図7(A)に示すように相補型に接続した構成のMOS型容量素子10は、正電圧および負電圧のいずれに対しても略一定の容量値を示す。
図8(A),(B)は、図7(A)の試験装置において前記直流バイアス電源22を省略し、液晶表示装置の駆動で使われるような対称型の高周波交流信号を印加した場合の前記MOS型容量素子10の容量特性を示す。ただし、図8(A)は前記高周波交流信号の波形を、また図8(B)は図8(A)の波形に対応するMOS型容量素子10の容量を示す。
図8(A)を参照するに、液晶表示装置で使われる駆動信号は最小レベルVmin と最大レベルVmax の間の振幅を有する対称矩形波信号であるが、図6(A),(B)のMOS型容量素子は、相補接続を行なった場合、図8(B)に示すように駆動信号の極性によらず、また振幅によらず、略一定の容量を示すことがわかる。ただし、図8(B)中、縦軸は前記絶縁膜10Cの容量Coで規格化した規格化容量C/Coを、また横軸は図8(A)の信号により前記キャパシタ電極11cに印加される電圧を示す。
このように、図6(A),(B)に示す本発明によるMOS型容量素子は、図7(A)に示すように相補接続することにより、正電圧に対しても負電圧に対しても、また低周波信号に対しても高周波信号に対しても実質的に同一の容量を示し、有効なキャパシタとして動作する。また本発明のMOS型容量素子は、他のMOSトランジスタの製造工程と同時に、工程を追加することなく形成することができ、液晶表示装置等、かかるMOS型容量素子を使った電子装置の製造費用を低減することができる。さらに、本実施例のMOS型容量素子では、前記n+ 型拡散領域11hおよびp+ 型拡散領域11iを、前記半導体層10Bを絶縁膜10Cで覆った後でイオン注入を行なうことにより形成するため、図4の従来例におけるような半導体層10Bの不純物元素による汚染の問題は生じない。また、これに伴い、前記半導体層10B上に前記MOS型容量素子と同時に形成されるトランジスタのしきい値電圧やその他の動作特性が前記不純物元素による汚染により変動する問題が解消される。さらに、本発明によるMOS型容量素子を液晶表示装置の駆動に使った場合、前記キャパシタ電極をコモン電位に保持すればよいため、前記絶縁膜10Cあるいはその他の層間絶縁膜に印加されるストレスが軽減され、かかるストレスに起因する表示特性の劣化が回避される。
請求項1〜3記載の本発明の特徴によれば、本発明によるMOS型容量素子は、相補接続することにより、正電圧に対しても負電圧に対しても、また低周波信号に対しても高周波信号に対しても実質的に同一の容量を示し、有効なキャパシタとして動作する。また本発明のMOS型容量素子は、他のMOSトランジスタの製造工程と同時に、工程を追加することなく形成することができる。本実施例のMOS型容量素子では、その型拡散領域およびp+ 型拡散領域を、前記半導体層を絶縁膜で覆った後でイオン注入を行なうことにより形成するため、従来例におけるような半導体層不純物元素による汚染の問題は生じない。また、これに伴い、前記半導体層上に前記MOS型容量素子と同時に形成されるトランジスタのしきい値電圧やその他の動作特性が前記不純物元素による汚染により変動する問題が解消される。さらに、本発明によるMOS型容量素子を液晶表示装置の駆動に使った場合、前記キャパシタ電極をコモン電位に保持すればよいため、前記キャパシタ絶縁膜あるいはその他の層間絶縁膜に印加されるストレスが軽減され、かかるストレスに起因する表示特性の劣化が回避される。
さらに、請求項4記載の本発明の特徴によれば、本発明によるMOS型容量素子、あるいはこれを使った液晶表示装置、あるいはこれを使った半導体集積回路装置を製造することが可能になる。
[第1実施例]
図9(A)〜9(E)は、本発明の第1実施例によるMOS型容量素子30の製造工程を示す。
図9(A)を参照するに、基板31上にポリシリコンあるいはアモルファスシリコン等の半導体パターン32が形成され、図9(B)の工程で前記基板31上に前記半導体パターン32を覆うようにSiO2 等よりなる誘電体膜33が形成される。前記基板31は液晶表示装置のガラス基板、あるいはその他の絶縁基板であってもよい。また、前記基板31は単結晶Si基板であってもよい。また、前記半導体パターン32は単結晶Siパターンであってもよい。
さらに図9(C)の工程で前記誘電体膜33上にAlあるいは導電性ポリシリコン等の導電膜が堆積され、これをパターニングすることによりキャパシタ電極34が形成される。さらに図9(D)の工程で前記キャパシタ電極34を自己整合マスクに、前記誘電体膜33を介して前記半導体パターン32中にAs+ あるいはP+ 等のn型不純物元素をイオン注入法により導入し、引き続いて熱処理することにより前記キャパシタ電極34の一の側にn+ 型の拡散領域32Aが形成される。前記n型不純物元素のイオン注入工程の際、前記半導体パターン32のうち前記キャパシタ電極34の他の側はレジストマスクにより覆われている。
次に、図9(E)の工程において前記レジストマスクを除去し、前記半導体パターン32のうち前記キャパシタ電極34の前記一の側を別のレジストマスクにより覆い、前記誘電体膜33を介して前記半導体パターン32中にBF+ 等のp型不純物元素をイオン注入法により導入し、引き続いて熱処理することにより、前記キャパシタ電極34の前記他の側にp+ 型の拡散領域32Bを形成する。
本実施例によるMOS型容量素子30の製造工程では、イオン注入工程が前記半導体パターン32が前記誘電体膜33で覆われた後、工程(D)および(E)において実行されるため、前記半導体パターン32の表面が不純物元素で汚染される問題が回避される。さらに、図9(A)〜9(E)の工程はMOSトランジスタを形成する工程、特に液晶表示装置で使われるトップゲート型TFTの製造工程と完全に両立するものであり、本実施例では前記半導体パターン32上に、前記MOS型容量素子30の形成と同時に別のMOSトランジスタを形成することが可能である。
例えば、トップゲート型nチャネルTFTを前記MOS型容量素子30に隣接して形成する場合、図9(C)の工程において、前記キャパシタ電極34と同時に前記半導体パターン32上に、あるいは他の同様な半導体パターン上にゲート電極を形成し、前記図9(D)の工程において、前記拡散領域32Aの形成と同時に前記ゲート電極の両側にn+ 型のソース領域およびドレイン領域を形成するようにしてもよい。形成するTFTがpチャネルTFTの場合には、図9(E)の工程で前記ゲート電極の両側に、前記拡散領域32Bと同時にp+ 型のソース領域およびドレイン領域を形成する。
このようにして形成されたMOS容量素子30は、先に図7(B)あるいは図8(B)で説明した好ましい容量特性を有する。
図10(A)は、図9(E)のMOS容量素子30の一変形例によるMOS型容量素子30Aを示す。
図10(A)を参照するに、MOS容量素子30Aでは前記半導体パターン32中において前記n+ 型拡散領域32Aが前記キャパシタ電極34から離間して形成され、間にn− 型のLDD領域32aが形成される。同様に、前記p+ 型拡散領域32Bも前記キャパシタ電極34から離間して形成され、間にp− 型のLDD領域32bが形成される。かかるLDD領域32aあるいは32bの形成は、例えば前記キャパシタ電極34に側壁絶縁膜を形成することにより行なうことができる。あるいは別にマスク工程を行なってもよい。前記LDD領域32aあるいは32bを形成することによりMOS型容量素子30Aの耐圧を増大させることができる。
図10(B)は、図10(A)のMOS型容量素子30Aの一変形例によるMOS型容量素子30Bを示す。
図10(B)を参照するに、MOS型容量素子30Bでは図10(A)のMOS型容量素子30AにおけるLDD領域の一方、例えばLDD領域32bのみが省略されている。かかる構成においても、MOS型容量素子の耐圧を増大させることができる。
図10(C)は、図10(A)のMOS容量素子30Aのさらに別の変形例によるMOS型容量素子30Cを示す。
図10(C)を参照するに、MOS容量素子30Cでは前記半導体パターン32中において前記n+ 型拡散領域32Aが前記キャパシタ電極34から離間して形成され、間にオフセット領域32cが形成される。同様に、前記p+ 型拡散領域32Bも前記キャパシタ電極34から離間して形成され、間にオフセット領域32dが形成される。かかるオフセット領域32cあるいは32dを形成することにより、MOS型容量素子30Cの耐圧を増大させることができる。
図11は、図9(E)のMOS型容量素子30の平面図を示す。
図11を参照するに、半導体パターン32の中央部をキャパシタ電極34が覆い、前記半導体パターン32のうち、前記キャパシタ電極34の一の側に露出している部分がn+ 型にドープされて拡散領域32Aを形成し、また他の側に露出している部分がp+ 型にドープされて拡散領域32Bを形成する。また、前記n+ 型拡散領域32Aにはオーミックコンタクト32A'が、前記p+ 型拡散領域32Bにはオーミックコンタクト32B'が形成される。
図12(A)は、前記図11のMOS型容量素子30の一変形例によるMOS型容量素子30Dの平面図を示す。
図12(A)を参照するに、本実施例によるMOS型容量素子30Dでは、前記半導体パターン32は前記キャパシタ電極34の一の側においてのみ露出し、前記露出部に互いに隣接して、前記n+ 型拡散領域32Aおよびp+ 型拡散領域32Bが形成される。かかる構成では、前記オーミックコンタクト32A'および32B'を、それぞれ前記拡散領域32Aおよび32B上に、互いに連続した単一のオーミックコンタクトとして形成することにより、前記n+ 型拡散領域32Aおよびp+ 型拡散領域32Bの相補接続構成を、簡単に実現することができる。
図12(B)は、前記図12(A)のMOS型容量素子30Dの一変形例によるMOS型容量素子30Eの平面図を示す。
図12(B)を参照するに、本実施例では前記キャパシタ電極34が半導体パターン32中に、平面図上において含まれており、前記半導体パターン32の露出部のうち、一方がn+ 型にドープされて拡散領域32Aを形成し、他の一方がp+ 型にドープされて拡散領域32Bを形成する。また、図12(A)の実施例と同様に、前記拡散領域32Aのオーミックコンタクト32A'と前記拡散領域32Bのオーミックコンタクト32B'とは互いに連続して形成され、単一のオーミックコンタクトを形成する。これにより、本実施例でも前記n+ 型拡散領域32Aおよびp+ 型拡散領域32Bを相補接続した構成を、簡単に実現することができる。
[第2実施例]
図13(A)〜13(E)は、ボトムゲート構成のTFTの製造工程に両立する、本発明の第2実施例によるMOS型容量素子40の製造工程を示す。
図13(A)を参照するに、ガラス基板等の絶縁基板41上に導電性アモルファスシリコン等よりなるキャパシタ電極パターン42が形成され、図13(B)に工程で前記絶縁基板41上に前記キャパシタ電極パターン42を覆うようにSiO2 膜等よりなる誘電体膜43が堆積される。さらに図13(B)の工程では、前記誘電体膜43上にアモルファスシリコン膜44が堆積される。
さらに、図13(C)の工程において前記アモルファスシリコン膜44をパターニングして半導体パターン44Pを形成し、図13(D)の工程において前記半導体パターン44Pのうち、前記キャパシタ電極パターン42の一の側の部分にAs+ あるいはP+ をイオン注入することによりn+ 型拡散領域44Aを形成する。
さらに、図13(E)の工程において、前記半導体パターン44Pのうち、前記キャパシタ電極パターン42の他の側の部分にBF+ をイオン注入することにより、p+ 型拡散領域44Bを形成する。図13(D),13(E)のイオン注入工程は、前記半導体パターン44Pを絶縁膜で覆った後から、前記絶縁膜を介して行なってもよい。
本実施例によるMOS型容量素子40は、アクティブマトリクス型液晶表示装置等において、ボトムゲート型TFTと同時に形成することができる。
[第3実施例]
図14(A),(B)は、先に説明したMOS型容量素子30を図3に示すアクティブマトリクス型液晶表示装置の液晶セル駆動回路に適用した例を、本発明の第3実施例による駆動回路50として示す。ただし、図14(A),(B)中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図14(A)を参照するに、本実施例による駆動回路50は、ポリシリコン等よりなる半導体層10B上に形成されたTFT11aと、前記半導体層10B上に前記TFT11aに隣接して形成されたMOS型容量素子30とよりなる。前記TFT11aは、先に図5で説明した構成と同様に前記半導体層10B中に形成されたn+ 型拡散領域10aと10bとを含み、前記絶縁膜10C上には前記拡散領域10aと10bとの間にゲート電極11aが形成されている。前記絶縁膜10Cは、前記ゲート電極11a直下においてゲート絶縁膜を形成する。
一方、前記MOS型容量素子30は図6(A)あるいは図9(E)に示した構成を有し、前記半導体層10B中に、図6(A)のn+ 型拡散領域10hとして、あるいは図9(E)の拡散領域32Aとして、前記拡散領域10bを含み、さらに図9(E)の拡散領域32Bに対応してp+ 型拡散領域10iを含む。さらに、前記絶縁膜10C上には、前記拡散領域10bと10iとの間にキャパシタ電極11cが形成される。
前記ゲート電極11aには前記信号線13を介して、図14(B)に示す制御信号VGが供給される。図14(B)を参照するに、前記制御信号VGは通常は−Vglのレベルにあり、TFT11aの選択の時にだけ+Vglのレベルに遷移する。また、前記拡散領域10aには図14(B)に示すビデオ信号VSが供給され、前記ビデオ信号は前記TFT11aのチャネル領域を通って前記拡散領域10bに送られ、MOS型容量素子30に保持される。前記ビデオ信号VSは、図14(B)に示すようにフレーム周期Tを有する対称交流信号であり、最小信号レベルの区間では値が+Vminと−Vminの間で交互に変化し、最大信号レベルの区間では値が+Vmaxと−Vmaxの間で交互に変化する。また、中間信号レベルの区間では、前記VmaxとVminの中間のレベルで信号の値が正負交互に変化する。さらに、前記キャパシタ電極11cは、前記対向基板1B(図1参照)上の透明対向電極に印加されるコモン電位レベル(Vcom)に保持される。前記キャパシタ電極11cは図3の容量線17に接続されるが、本実施例においては前記容量線には前記コモン電位Vcomが供給される。
前記MOS型容量素子30に保持されたビデオ信号VSは、前記n+ 型拡散領域10bから画素電極14(図2参照)を介して液晶セル15に印加される。
本実施例において、前記MOS型容量素子30は先に図7(B)あるいは図8(B)で説明した特性を有し、正および負の極性を有するビデオ信号VSを安定に保持する。
先にも説明したように、前記MOS型容量素子30は、TFT11aの製造工程と完全に両立し、このためTFT11aの形成と同時に形成することが可能である。
アクティブマトリクス駆動液晶表示装置において、本発明によるMOS型容量素子30をTFT11aと組み合わせて使うことにより、液晶セル15に印加される電圧が安定し、高品質で安定な表示が可能になる。また、本実施例では、前記容量線17に供給される電圧が前記透明対向電極に供給される電圧と同じ電圧でよいため、前記容量線17を駆動するのに別に駆動電源を設ける必要がない。
[第4実施例]
図15は、図14(A),(B)の液晶セル駆動回路50を使った直視型液晶表示装置の液晶パネル60の構成を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
図15を参照するに、前記液晶パネル60は、図1で説明したTFT基板1Aと対向基板1B、およびその間に封入された液晶層1とよりなり、前記TFT基板1A上には前記マトリクス状に配列された画素電極14(図2参照)に対応して図14(A)の液晶セル駆動回路50(図示せず)がマトリクス状に配列されている。さらに、前記画素電極14および液晶セル駆動回路50の配列を囲むように、前記TFT基板1A上には前記ゲート制御線13を選択するゲート側周辺回路1Gと前記信号線12を選択する信号側周辺回路1Vとが形成されている。
一方、前記対向基板1B上には、前記基板1Aに面する対向面上に各々の画素に対応して赤緑青の三色フィルタがマトリクス状に形成されており、さらに前記三色フィルタを覆うように透明対向電極(図示せず)が、前記対向面上に一様に形成されている。前記透明対向電極には、基板1B四隅に形成した対向電極コンタクト1Bcにおいて、前記MOS型容量素子30のキャパシタ電極11cに供給されたのと同じコモン電位Vcomが供給される。
[第5実施例]
図16は、図14(A),(B)の液晶セル駆動回路50を使った投写型液晶表示装置に使われる液晶パネル70の構成を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
図16を参照するに、前記液晶パネル70は図1のTFT基板1Aと対向基板1Bと、間に封入された液晶層1とよりなり、前記TFT基板1A上には前記マトリクス状に配列された画素電極14(図2参照)に対応して図14(A)の液晶セル駆動回路50がマトリクス状に配列されている。さらに、前記画素電極14および液晶セル駆動回路50の配列を囲むように、前記TFT基板1A上には前記ゲート制御線13を選択するゲート側周辺回路1Gと前記信号線12を選択する信号側周辺回路1Vとが形成されている。
一方、前記対向基板1B上には、前記基板1Aに面する対向面上に透明対向電極(図示せず)が一様に形成されている。また、図15の液晶パネル70と同様に、前記透明対向電極には対向電極コンタクト1Bcにおいて、前記MOS型容量素子30のキャパシタ電極11cに供給されたのと同じコモン電位Vcomが供給される。さらに、前記対向基板1B上には、前記TFT基板1A上の回路1Gあるいは1Vを覆うように遮光パターンBMが形成されている。同様な遮光パターンは、図示はしないがマトリクス状に配列された個々の液晶セル駆動回路50にも設けられる。
図17は、図16の液晶パネル70を使った投写型液晶表示装置80の構成を示す。
図17を参照するに、前記投写表示装置80はメタルハライドランプ等よりなる強力な光源81と、前記光源81から前記光源81の一部として形成された紫外線カットフィルタ81Aを通って出射する光ビーム82の光路中に配設され、青色光成分を透過し、それ以外の光を反射するダイクロイック・ミラー91と、前記ダイクロイック・ミラー91で反射された光ビームの光路中に配設され、赤色光成分を反射し、それ以外の光、すなわち緑色光成分を透過するダイクロイック・ミラー92と、前記ダイクロイック・ミラー91を通過した青色光ビームの光路中に配設され、これを反射するミラー93とを含み、前記ダイクロイック・ミラーを通過した青色光ビームBは、ミラー93により反射された後、入射側偏光要素90Bを通過し、図16の液晶パネル70よりなるライトバルブ93Bに入射する。
前記液晶パネル93B中を通過した青色光ビームBは、さらに前記入射側偏光要素90Bに対してクロスニコル状態で配設された出射側偏光要素94Bにより、空間変調を受ける。
同様に、前記ダイクロイック・ミラー22で分離された赤色光ビームは、入射側偏光装置90Rを通過させられ、さらに液晶パネル93Rを通過した後、出射側偏光要素94Rにより空間変調を受ける。前記出射側偏光要素94Rで空間変調された赤色光ビームは、前記出射側偏光要素94Bにより空間変調された青色光ビームとダイクロイック・ミラー94において合成され、別のダイクロイック・ミラー96に入射する。
同様に、前記ダイクロイック・ミラー92で分離された緑色光ビームは、入射側偏光要素90Gを通過させられ、さらに液晶パネル93Gを通過した後、出射側偏光要素94Gにより空間変調を受ける。前記出射側偏光要素94Gで空間変調された緑色光ビームは、さらにミラー95により、前記別のダイクロイック・ミラー96に入射させられ、前記空間変調された青色光ビームおよび赤色光ビームと合成される。合成された光ビームは、投写光学系97により、スクリーン98上に投写される。
[第6実施例]
図18は、本発明によるMOS型容量素子10あるいは30を使った半導体集積回路100の構成を示す。
図18を参照するに、半導体集積回路100はp型Si基板101上に形成され、前記Si基板101上には典型的には10から0nmの厚さの熱酸化膜102が形成されている。また、前記基板101上には、MOSトランジスタ等の活性素子を形成する領域100AとMOS型容量素子を形成する領域100Bとの間にフィールド酸化膜102Aによる素子分離構造が形成されている。さらに、前記Si基板101の表面には、前記領域100Aにおいてn+ 型拡散領域101Aおよび101Bが形成され、また前記領域100Bにおいてn+ 型拡散領域101Cおよびp+ 型拡散領域101Dが形成される。さらに、前記熱酸化膜102上には、前記拡散領域101Aと101Bとの間においてAl,ポリシリコンあるいはWSiよりなるゲート電極103Aが形成され、前記拡散領域101Cと101Dとの間においてキャパシタ電極103Bが、前記ゲート電極103Aと同一の材料により形成される。さらに、前記領域100Bにおいては前記拡散領域101Cおよび101Dが共通に接続され、その結果前記領域100Bに、先に第1実施例で説明したのと同様な相補接続構成のMOS型容量素子が形成される。
[第7実施例]
図19は、図18の相補接続されたMOS型容量素子100Bを使って光栄した本発明の第7実施例によるトランスファゲート回路110の構成を示す。
図19を参照するに、入力端子111に入来した信号は、図18の相補接続されたMOS型容量素子100Bに対応するキャパシタC1に電荷の形で保持され、前記キャパシタC1に保持された電荷は入力端子113に供給される制御信号により導通するMOSトランジスタTrにより、出力側の同様なキャパシタC2に移される。これに伴い、前記キャパシタC2に接続された出力端子112に出力信号が現れる。
[第8実施例]
図20は、図19のトランスファゲート回路110の一変形例になる本発明の第8実施例によるトランスファゲート回路115の構成を示す。ただし図20中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図20を参照するに、本実施例では、図19の回路のトランジスタTrを、pチャネルMOSトランジスタTr1 とnチャネルMOSトランジスタTr2 を並列接続した構成により置き換える。その際、トランジスタTr1 は入力端子113に供給される第1の制御信号により、またトランジスタTr2 は入力端子114に供給される第2の制御信号により、導通が制御される。
回路112のその他の特徴は回路110のものと同じであり、説明を省略する。
[第9実施例]
図21は、図18の相補接続されたMOS型容量素子100Bを使った本発明の第9実施例によるサンプリング回路120の例を示す。
図21を参照するに、入力端子121に入来した入力信号は、制御信号端子122に供給される制御信号により導通するMOSトランジスタT1を介して図18のMOS型容量素子100Bに対応する相補型MOS容量素子C3に送られ、電荷の形で保持される。前記容量素子C3に保持された電荷は、MOSトランジスタT3を導通させ、そこで前記トランジスタT3に直列に接続されたMOSトランジスタT2を、トランジスタT2の制御信号端子123に供給されるサンプリング信号により導通させることにより、前記容量素子C3中の電荷が、前記トランジスタT2を介して出力端子124に供給される。
[第10実施例]
図22は、図18の相補接続されたMOS型容量素子100Bを使った、本発明の第10実施例による光電変換回路130の構成を示す。
図22を参照するに、光電変換回路130はバイアス電源端子131に供給されるバイアス電圧によりバイアスされたフォトダイオードD1を含み、前記フォトダイオードD1が入来光信号により導通すると、前記バイアス電源端子131のバイアス電圧が、制御信号端子132に供給される制御信号により導通するMOSトランジスタT4を介してキャパシタC4に印加され、これを充電する。前記キャパシタC4は、図18の相補接続されたMOS型容量素子100Bに対応する構成を有する。
図22の回路130では、このようにキャパシタC4に保持された電荷を増幅器133で読み出し、出力端子134に対応する出力信号が得られる。また、前記回路130では、前記キャパシタC4を放電させるMOSトランジスタT5が設けられており、前記トランジスタT5はリセット端子135に入来するリセット信号に応じて導通する。
[第11実施例]
図23は、図18の相補接続されたMOS型容量素子100Bを使った、本発明の第11実施例による光電変換回路140の構成を示す。
図23を参照するに、光電変換回路140は、リセット端子141に入来するリセット信号により導通するMOSトランジスタT6により充電される、図18の相補接続されたMOS型容量素子100Bに対応するキャパシタCtを含み、前記キャパシタCtに並列に、フォトダイオードD1が接続される。
前記フォトダイオードD1に光信号が入来すると前記キャパシタCtは放電し、これに伴って前記キャパシタCtに協働し電源電圧を供給されるMOSトランジスタT7がターンオフする。前記トランジスタT7と接地電位との間には、トランジスタT7に直列に挿入され、バイアス回路142により導通状態に保持されたトランジスタT8,T9が設けられており、従って前記トランジスタT7がターンオフすると前記トランジスタT7とT8との間の接続ノード143の電位が低下する。従って、この状態でトランジスタT10がその制御入力端子144に入来した制御信号により導通すると、前記トランジスタT10の出力側に接続され図18の相補接続されたMOS型容量素子100Bに対応するキャパシタCLがトランジスタT10およびT8,T7を介して放電し、これに伴うキャパシタCLの電位変化が増幅器145により検出され、低レベル出力信号として出力端子146に供給される。
一方、図23の回路140では、前記フォトダイオードD1に光信号が入来しない場合には、前記キャパシタCtは充電された状態にあり、これに伴いトランジスタT7が導通し、トランジスタT10を介してキャパシタCLが充電される。この状態では、前記出力端子146から高レベル出力信号が出力される。
[第12実施例]
図24(A),(B)は、本発明の第12実施例による液晶セルの駆動回路150の構成を示す断面図および平面図である。
図24(A),(B)を参照するに、本実施例では図14(A)の駆動回路50においてp+ 型拡散領域10iが前記キャパシタ電極11cの下方まで延在し、n+ 型拡散領域10cに連続するp+ 型拡散領域10jを形成する。
図24(A),(B)の構成では、前記容量線17が接地レベルに保持され、また制御線13に供給される選択信号が図24(B)に示すように接地レベルと電源電圧VDDレベルとの間を変動するため、前記制御線(走査電極)13と容量線17との間に印加される電圧が最大でもVDDレベルとなり、液晶表示装置中の絶縁膜あるいは層間絶縁膜に加わるストレスが減少する。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。