JP2000305107A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴと容量素子が同一基板上に形成された
半導体装置およびその製造方法において、ゲート電極の
剥離を防止するとともに、その生産性を高め、さらに、
不純物を導入した際に発生した容量素子の誘電体膜の欠
陥を修復することのできる構成を提供すること。 【解決手段】 アクティブマトリクス基板（半導体装
置）の製造方法では、シリコン酸化膜からなるゲート絶
縁膜１４、２４、３４および誘電体膜４４の表面にタン
タル膜を形成した後、このタンタル膜を酸化させること
によりタンタル酸化膜からなる下地層１５１、２５１、
３５１、４５１を形成し、しかる後に下地層の表面にタ
ンタル電極層１５２、２５２、３５２、４５２を形成し
てＴＦＴのゲート電極１５、２５、３５および容量素子
の第２電極４５を形成する。タンタル膜に対する酸化
は、高湿度雰囲気中での熱処理により行い、それより以
前にゲート絶縁膜および誘電体膜を介して半導体膜に不
純物を打ち込んだ際の欠陥を誘電体膜４４から除去す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという。）および容量素子を有する液晶
表示装置用あるいは電流駆動制御型表示装置用のアクテ
ィブマトリクス基板などといった半導体装置およびその
製造方法に関するものである。さらに詳しくは、半導体
装置に形成される電気素子の信頼性を向上するための技
術に関するものである。

【０００２】

【従来の技術】液晶表示装置の駆動回路内蔵型のアクテ
ィブマトリクス基板、あるいは電流駆動制御型表示装置
用のアクティブマトリクス基板において、画素スイッチ
ング素子、あるいは駆動回路を構成するスイッチング素
子としてはＴＦＴが用いられている。このＴＦＴは、ゲ
ート電極にゲート絶縁膜を介して対峙するチャネル領
域、および該チャネル領域に接続するソース・ドレイン
領域を備えている。また、アクティブマトリクス基板上
にはＴＦＴとともに保持容量（容量素子）が形成されこ
ともある。このような容量素子はＴＦＴの製造工程を最
大限、援用して形成される。すなわち、基板上に半導体
膜を形成した以降、ＴＦＴのソース・ドレイン電極、ゲ
ート絶縁膜およびゲート電極を、不純物をドープした半
導体領域、シリコン酸化膜およびタンタル膜として形成
していく各工程において、容量素子の第１の電極、誘電
体膜および第２の電極もそれぞれ、不純物をドープした
半導体領域、シリコン酸化膜およびタンタル膜として形
成していく。

【０００３】

【発明が解決しようとする課題】しかしながら、ゲート
電極を構成するタンタル膜は、スパッタ形成したままで
はシリコン酸化膜などとの密着性が悪いため、剥離など
に起因する不具合が発生することがある。

【０００４】また、ＴＦＴの製造工程において、半導体
膜に不純物を導入してソース・ドレイン領域を形成する
際に、併せて容量素子の第１電極も形成するには、ゲー
ト絶縁膜と同時形成された誘電体膜を介して半導体膜に
不純物を打ち込むことになる。このため、不純物を導入
した際の欠陥が誘電体膜にそのまま残り、容量素子の第
１電極と第２電極との間で短絡が発生しやすいという問
題点がある。とりわけ、容量素子では、第１電極と第２
電極との対向面積がそのまま容量値に反映するため、大
きな容量値を得るには第１電極と第２電極との対向面積
を大にする必要があるので、短絡が発生しやすい。

【０００５】以上の問題点に鑑みて、本発明の課題は、
ＴＦＴと容量素子が同一基板上に形成された半導体装置
およびその製造方法において、ゲート電極の剥離を防止
するとともに、その生産性を高めることのできる構成を
提供することにある。

【０００６】また、本発明の課題は、ＴＦＴと容量素子
が同一基板上に形成された半導体装置およびその製造方
法において、不純物を導入した際に発生した容量素子の
誘電体膜の欠陥を修復することのできる半導体装置およ
びその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上にＴＦＴと、不純物が導入され
た半導体膜からなる第１電極、該第１電極を覆うように
形成された誘電体膜、および該誘電体膜を介して前記第
１電極に対向するように形成された第２電極を備える容
量素子とが形成された半導体装置において、前記ＴＦＴ
のゲート電極および前記第２電極は、タンタル酸化膜か
らなる第一層と、該第一層の表面に形成されたタンタル
を主成分とする第二層とを備えていることを特徴とす
る。

【０００８】本発明において、第二層は、タンタル酸化
膜からなる第一層を介してゲート絶縁膜の表面に形成さ
れているので、ゲート絶縁膜との密着性がよい。

【０００９】本発明において、前記第二層は、窒素含有
のタンタル膜からなることが好ましい。

【００１０】本発明において、前記ゲート絶縁膜および
前記誘電体膜は、たとえばシリコン酸化膜からなる。

【００１１】本発明において、前記ＴＦＴは、ソース・
ドレイン領域が前記ゲート電極の端部に前記ゲート絶縁
膜を介して対峙する低濃度ソース・ドレイン領域、およ
び該低濃度ソース・ドレイン領域に隣接する高濃度ソー
ス・ドレイン領域を具備するＬＤＤ構造を備え、前記第
１電極が、前記低濃度ソース・ドレイン領域と同一の不
純物が同等の濃度でドープされた半導体膜から形成され
ていることがある。

【００１２】また、本発明において、前記ＴＦＴは、ソ
ース・ドレイン領域が前記ゲート電極の端部に前記ゲー
ト絶縁膜を介して対峙する低濃度ソース・ドレイン領
域、および該低濃度ソース・ドレイン領域に隣接する高
濃度ソース・ドレイン領域を具備するＬＤＤ構造を備
え、前記第１電極が、前記高濃度ソース・ドレイン領域
と同一の不純物が同等の濃度でドープされた半導体膜か
ら形成される場合もある。

【００１３】本発明に係る半導体装置の製造方法では、
前記ゲート絶縁膜および前記誘電体膜の表面に第１のタ
ンタル膜を形成した後、該第１のタンタル膜を酸化させ
ることによりタンタル酸化膜からなる前記第一層を形成
し、しかる後に当該第一層の表面に前記第二層を形成す
るための第２のタンタル膜を形成することが好ましい。
すなわち、タンタル酸化膜をスパッタ法で直接、形成し
ようにも、広く一般的に行われているＤＣスパッタ法で
は不可能であり、ＲＦスパッタ法を用いなければらない
という制約があり、かつ、このような反応性スパッタ法
は成膜速度が著しく遅いという問題点がある。また、第
２のタンタル膜を後で形成することを考慮すると、ゲー
ト電極を形成するだけで２種類のターゲットが必要でか
つ、それぞれ別のチャンバー（反応室）が必要となると
いう問題点がある。しかるに、本発明では、ゲート絶縁
膜および誘電体膜の表面に第１のタンタル膜を形成した
後、この第１のタンタル膜を酸化させることによりタン
タル酸化膜からなる第一層を形成するので、ＤＣスパッ
タ法で対応でき、かつ、反応性スパッタ法と違って成膜
速度が大である。それ故、生産性を高めることができ
る。また、タンタル膜を酸化させてタンタル酸化膜から
なる第一層を形成するので、ゲート電極を形成する際に
１種類のターゲット、および１つのチャンバー（反応
室）で済むという利点がある。

【００１４】このような第１のタンタル膜に対する酸化
は、たとえば、高湿度雰囲気中での熱処理により行うこ
とが好ましい。すなわち、半導体膜に不純物を導入し
て、ＴＦＴのソース・ドレイン領域、および容量素子の
第１電極を同時に形成する工程において、ゲート絶縁膜
および誘電体膜を介して半導体膜に不純物を打ち込んだ
際の欠陥が誘電体膜に生成されても、第１のタンタル膜
に対する酸化を高湿度雰囲気中での熱処理により行った
場合には、ゲート絶縁膜および誘電体膜の欠陥も同時に
修復されるという利点がある。

【００１５】本発明において、前記ゲート絶縁膜および
前記誘電体膜を形成し、かつ、前記ＴＦＴのソース・ド
レイン領域および前記第２電極を構成する半導体膜に対
して不純物を導入した後、前記ゲート絶縁膜および前記
誘電体膜の表面に前記第１のタンタル膜を形成し、しか
る後に、当該第１のタンタル膜を高湿度雰囲気中での熱
処理により酸化させることによりタンタル酸化膜からな
る前記第一層を形成することがある。

【００１６】また、本発明においては、前記ゲート絶縁
膜および前記誘電体膜を形成し、かつ、前記ゲート絶縁
膜および前記誘電体膜の表面に前記第１のタンタル膜を
形成した後に、前記ＴＦＴのソース・ドレイン領域およ
び前記第２電極を構成する半導体膜に対して不純物を導
入し、しかる後に、当該第１のタンタル膜を高湿度雰囲
気中での熱処理により酸化させることによりタンタル酸
化膜からなる前記第一層を形成することもある。このよ
うに構成すると、不純物を導入する際に第１のタンタル
膜も障壁層になるので、半導体膜表面に不純物が集中す
ることを防止できる。それ故、ゲート電極の表面に層間
絶縁膜を形成した後、コンタクトホールを形成する際に
半導体膜表面（ソース・ドレイン領域）が多少、エッチ
ングされても、ソース・ドレイン電極とソース・ドレイ
ン領域とを小さな接続抵抗で接続することができる。

【００１７】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１８】［アクティブマトリクス基板の全体構成］
図１は、液晶表示装置の構成を模式的に示すブロック
図、図２は、本例の液晶表示装置における駆動回路内蔵
型のアクティブマトリクス基板の構造を模式的に示す断
面図である。

【００１９】図１に示すように、液晶表示装置用のアク
ティブマトリクス基板１（半導体装置）上には、データ
線９０および走査線９１が形成されている。走査線９１
には各画素において画素電極（後述する。）に接続する
画素用ＴＦＴ１０のゲートが接続し、データ線９０には
画素用ＴＦＴ１０のソースが接続している。各画素には
画素用ＴＦＴ１０を介して画像信号が入力される液晶セ
ル９４が存在する。データ線９０に対しては、シフトレ
ジスタ８４、レベルシフタ８５、ビデオライン８７、ア
ナログスイッチ８６を備えるデータ線駆動回路６０がア
クティブマトリクス基板１上に形成されている。走査線
９１に対しては、シフトレジスタ８８およびレベルシフ
タ８９を備える走査線駆動回路７０がアクティブマトリ
クス基板１上に形成されている。

【００２０】各画素には、容量線９８との間に保持容量
４０（容量素子）が形成され、保持容量４０は、液晶セ
ル９４での電荷の保持特性を高める機能を有している。
なお、保持容量４０は前段の走査線９１との間に形成さ
れることもある。

【００２１】いずれの場合でも、図２に一部の画素を抜
き出して示すように、保持容量４０は、画素用ＴＦＴ１
０を形成するためのシリコン膜１０ａ（半導体膜／図２
に斜線を付した領域）の延設部分に相当するシリコン膜
４０ａを導電化したものを第１電極４１とし、この第１
電極４１に対して容量線９８が第２電極４５として重な
った構造になっている。なお、前段の走査線９１との間
に保持容量４０を形成する場合には、走査線９１からの
張り出し部分が第２電極４５として第１電極４１に重な
った構造になる。なお、図２において、画素用ＴＦＴ１
０のゲート電極１５は、走査線９１のうちシリコン膜１
０ａと重なる部分であり、ソース電極１６はデータ線９
０の一部である。また、画素用ＴＦＴ１０のドレイン電
極１７はＩＴＯ膜からなる画素電極である。

【００２２】［第１の実施形態］ （アクティブマトリクス基板の概略構成）このようにし
て各画素に形成した画素用ＴＦＴ１０および保持容量４
０のＡ−Ａ′線における断面を図３の右側領域に示す。
なお、液晶表示装置のアクティブマトリクス基板１に
は、同一の基板上に、駆動回路においてシレフトレジス
タなどを構成するＰ型の駆動回路用ＴＦＴ３０、および
Ｎ型の駆動回路用ＴＦＴ２０も形成されるので、これら
の駆動回路用ＴＦＴ３０、２０については図３の左側領
域に示してある。

【００２３】このようなＮ型の画素用ＴＦＴ１０、Ｎ型
の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦ
Ｔ３０は、いずれも、ソース・ドレイン領域１１、１
２、２１、２２、３１、３２の間にチャネルを形成する
ためのチャネル領域１３、２３、３３を有している。こ
れらのチャネル領域１３、２３、３３は、低濃度のボロ
ンイオンによってチャネルドープしてある場合には、不
純物濃度が約１×１０¹⁷ｃｍ^-3の低濃度Ｐ型領域などと
して構成される。このようチャネルドープを行うと、Ｎ
型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用ＴＦ
Ｔ３０のスレッショルド電圧（Ｖ_th）を所定の値に設定
できる。一般に、正孔の移動度は電子の移動度に比して
小さいため、Ｐ型の駆動回路用ＴＦＴのオン電流はＮ型
の駆動回路用ＴＦＴのオン電流に比して著しく小さい傾
向にあるが、かかる問題点は、チャネルドープによって
Ｖ_ｔｈを調整することにより、ほぼ解消できる。それ
故、本例のアクティブマトリクス基板１では、ＣＭＯＳ
回路を構成するＴＦＴ間におけるオン電流のバランスが
よい。

【００２４】Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、
チャネル領域１３、２３、３３の表面側に対して、ゲー
ト絶縁膜１４、２４、３４（厚さが約３００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのシリコン酸化膜）を介して対
峙するゲート電極１５、２５、３５を有する。

【００２５】ここで、各ＴＦＴのソース・ドレイン領域
は、ゲート電極１５、２５、３５に対してセルフアライ
ン的、あるいはオフセットゲート構造に形成される場合
があるが、本形態ではＬＤＤ構造に構成されている。従
って、ソース・ドレイン領域１１、１２、２１、２２、
３１、３２は、ゲート電極１５、２５、３５の端部に対
してゲート絶縁膜１４、２４、３４を介して対峙する部
分に低濃度ソース・ドレイン領域１１１、１２１、２１
１、２２１、３１１、３２１を有している。従って、い
ずれのＴＦＴにおいてもドレイン端における電界強度が
緩和された状態にあるので、オフリーク電流が著しく小
さい。また、ＬＤＤ構造のＴＦＴは、セルフアライン構
造のＴＦＴに比較して、ソース・ドレイン間の耐電圧が
高いので、チャネル長を短くすることができる。

【００２６】なお、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆
動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３
０のソース・ドレイン領域１１、１２、２１、２２、３
１、３２のうち、低濃度ソース・ドレイン領域１１１、
１２１、２１１、２２１、３１１、３２１を除く領域
は、不純物濃度が約１×１０²⁰ｃｍ^-3の高濃度ソース・
ドレイン領域１１２、１２２、２１２、２２２、３１
２、３２２である。これらの高濃度領域に対して、走査
線、データ線や画素電極などのソース・ドレイン電極１
６、１７、２６、２７、３６、３７がそれぞれ、下層側
層間絶縁膜４０１または上層側層間絶縁膜４０２からな
る層間絶縁膜４のコンタクトホール５１、５２、５３、
５４、５４、５５、５６を介して電気的に接続してい
る。

【００２７】また、保持容量４０は、各ＴＦＴのソース
・ドレイン領域と同一の層間において低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１と同一の不
純物が同等の濃度で導入された半導体膜からなる第１電
極４１、この第１電極４１を覆うようにＴＦＴのゲート
絶縁膜１４、２４、３４と同一の層間に形成された誘電
体膜４４、およびこの誘電体膜４４を介して第１電極４
１に対向するようにＴＦＴのゲート電極１５、２５、３
５と同一の層間に形成された第２電極４５を備えてい
る。

【００２８】このような構造のアクティブマトリクス基
板１において、いずれのＴＦＴ１０、２０、３０におい
ても、ゲート電極１５、２５、３５は、シリコン酸化膜
からなるゲート絶縁膜１４、２４、３４の表面に膜厚が
１０００オングストローム以下の薄いタンタル酸化膜と
して形成された第一層である下地層１５１、２５１、３
５１と、これらの下地層１５１、２５１、３５１の表面
に膜厚が４０００オングストローム位の厚いタンタル膜
として第二層であるタンタル電極層とを備えている。タ
ンタル電極層である第二層はタンタルを主成分とする材
料により形成されている。タンタル電極層は１５２、２
５２、３５２を示す。また、保持容量４０の第２電極４
５も、シリコン酸化膜からなるゲート絶縁膜１４、２
４、３４の表面に膜厚が１０００オングストローム以下
の薄いタンタル酸化膜として形成された第一層である下
地層４５１と、この下地層４５１の表面に膜厚が４００
０オングストローム位の厚いタンタル膜として形成され
たタンタル電極層４５２とを備えている。

【００２９】ここで、タンタル膜は、通常のスパッタ形
成を行っただけでは、比抵抗の高い低温相であるため、
本形態では、窒素を含有したタンタル膜をゲート電極１
５、２５、３５のタンタル電極層１５２、２５２、３５
２、および第２電極４５のタンタル電極層４５２として
用いている。このような窒素を含有したタンタル膜であ
れば、比抵抗が２５μΩｃｍとかなり小さい。

【００３０】このように、本形態では、ゲート電極１
５、２５、３５および第２電極４５では、ゲート絶縁膜
１４、２４、３４および誘電体膜４４の表面に薄いタン
タル酸化膜（下地層１５１、２５１、３５１）を形成
し、その表面にタンタル電極層１５２、２５２、３５
２、４５２を形成しているので、タンタル電極層１５
２、２５２、３５２、４５２がシリコン酸化膜との密着
性が悪くても、ゲート絶縁膜１４、２４、３４および誘
電体膜４４の表面からタンタル電極層１５２、２５２、
３５２、４５２が剥げることはない。

【００３１】なお、図１に示す走査線９１や容量線９８
も、ゲート電極１５、２５、３５や第２電極４５と同時
形成されるので、下地のシリコン酸化膜との密着性がよ
く、かつ、電気的抵抗が小さい。

【００３２】（アクティブマトリクス基板の製造方法）
このような構造のアクティブマトリクス基板１は、たと
えば、以下の方法により製造できる。なお、以下の説明
において、不純物濃度はいずれも、活性化アニール後の
不純物濃度で表してある。

【００３３】まず、図４（ａ）に示すように、石英基板
やガラス基板などの絶縁基板２の表面に、ＣＶＤ法、プ
ラズマＣＶＤ法などを用いてアモルファスシリコン膜を
形成した後、レーザアニール法または急速加熱法により
結晶粒を成長させてポリシリコン膜とする。次に、ポリ
シリコン膜をフォトリソグラフィ法によってパターニン
グして、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２
０、Ｐ型の駆動回路用ＴＦＴ３０、および保持容量４０
の各形成領域にシリコン膜１０ａ、２０ａ、３０ａ、４
０ａを残す（シリコン膜形成工程）。

【００３４】次に、ＴＥＯＳ−ＣＶＤ法、１００ＣＶＤ
法、プラズマＣＶＤ法、熱酸化法などにより、シリコン
膜１０ａ、２０ａ、３０ａ、４０ａの表面に厚さが約３
００オングストローム〜約２０００オングストロームの
シリコン酸化膜からなるゲート絶縁膜１４、２４、３
４、および誘電体膜４４を同時に形成する（ゲート絶縁
膜形成工程）。ここで、熱酸化法を利用してゲート絶縁
膜１４、２４、３４、および誘電体膜４４を形成する際
場合には、シリコン膜１０ａ、２０ａ、３０ａ、４０ａ
の結晶化も行うことができるので、これらのシリコン膜
をポリシリコン膜とすることができる。

【００３５】チャネルドープを行う場合には、次に約１
×１０¹²ｃｍ^-2のドーズ量でボロンイオン（Ｐ型不純物
／第２導電型不純物）を打ち込む（チャネルドープ工程
／１回目の不純物注入工程）。その結果、シリコン膜１
０ａ、２０ａ、３０ａ、４０ａは、不純物濃度が約１×
１０¹⁷ｃｍ^-3の低濃度Ｐ型のシリコン膜となる。

【００３６】次に、図４（ｂ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の形成領域を覆うとともに、ゲート
電極１５、２５の形成予定領域をわずか広めに覆うレジ
ストマスク１０１、あるいは金属マスクを形成する。

【００３７】続いて、たとえば、リンイオン（Ｎ型不純
物／第１導電型不純物）を約３×１０¹³ｃｍ^-2のドーズ
量でイオン注入する（２回目の不純物注入工程／低濃度
第１導電型不純物注入工程）。

【００３８】その結果、低濃度Ｐ型のシリコン膜１０
ａ、２０ａのうち、リンイオンが打ち込まれた領域は、
導電型が反転して不純物濃度が約２．９×１０¹⁸ｃｍ^-3
の低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａとな
る。また、低濃度Ｐ型のシリコン膜４０ａは、導電型が
反転して不純物濃度が約２．９×１０¹⁸ｃｍ^-3の低濃度
Ｎ型の第１電極４１となる。また、不純物が注入されな
かった部分がチャネル領域１３、２３となる。しかる後
に、レジストマスク１０１を除去する。

【００３９】次に、図４（ｃ）に示すように、ゲート絶
縁膜１４、２４、３４および誘電体膜４４の表面に、膜
厚が１０００オングストローム以下の薄い第１のタンタ
ル膜８ａをスパッタ形成する。

【００４０】次に、図４（ｄ）に示すように、水蒸気を
含む高湿度雰囲気中（たとえば、温度が約４００℃）で
の熱処理により、第１のタンタル膜８ａ全体を酸化させ
ることにより、下地層１５１、２５１、３５１、４５１
（図４参照）を形成するためのタンタル酸化膜８ｂとす
る。その結果、第１のタンタル膜８ａ全体が酸化する過
程でその下層にあるゲート絶縁膜１４、２４、３４およ
び誘電体膜４４も、高湿度雰囲気中（たとえば、温度が
約４００℃）での熱処理を受ける。

【００４１】次に、図５（ａ）に示すように、下地層１
５１、２５１、３５１、４５１（図４参照）を形成する
ためのタンタル酸化膜８ｂの表面にタンタル電極層１５
２、２５２、３５２、４５２（図４参照）を形成するた
めの膜厚が４０００オングストローム位の第２のタンタ
ル膜８ｃをスパッタ形成する。この際に、スパッタガス
中に窒素ガスを導入しておくことにより、第２のタンタ
ル膜８ｃについては窒素含有のタンタル膜として形成す
る。

【００４２】次に、図５（ｂ）に示すように、ゲート電
極１５、２５、３５および第２電極４５を形成すべき領
域をレジストマスク１０５で覆い、第２のタンタル膜８
ｃおよびタンタル酸化膜８ｂにエッチングを施す。

【００４３】その結果、図５（ｃ）に示すように、薄い
タンタル酸化膜（下地層１５１、２５１、３５１、４５
１の表面に窒素含有の厚いタンタル膜からなるタンタル
電極層１５２、２５２、３５２、４５２が積層されたゲ
ート電極１５、２５、３５および第２電極４５が形成さ
れる（ゲート電極形成工程）。しかる後に、レジストマ
スク１０５を除去する。

【００４４】次に、Ｎ型の画素用ＴＦＴ１０の形成領
域、Ｎ型の駆動回路用ＴＦＴ２０の形成領域、および保
持容量４０を覆うレジストマスク１０２、あるいは金属
マスクを形成する。

【００４５】続いて、ボロンイオンを約１×１０¹³ｃｍ
^-2のドーズ量でイオン注入する（３回目の不純物注入工
程／低濃度第２導電型不純物注入工程）。

【００４６】その結果、低濃度Ｐ型のシリコン膜３０ａ
には、ゲート電極３５に対してセルフアライン的に不純
物濃度が約１．１×１０¹⁸ｃｍ^-3の低濃度Ｐ型領域３１
ａ、３２ａが形成される。なお、不純物が注入されなか
った部分がチャネル領域３３となる。しかる後に、レジ
ストマスク１０２を除去する。

【００４７】次に、図５（ｄ）に示すように、Ｎ型の画
素用ＴＦＴ１０の形成領域、Ｎ型の駆動回路用ＴＦＴ２
０の形成領域、および保持容量４０を覆うとともに、ゲ
ート電極３５をやや広めに覆うレジストマスク１０３、
あるいは金属マスクを形成する（３回目のマスク形成工
程）。ここで、レジストマスク１０３の端部と、ゲート
電極３５の端部との距離は、０．５μｍ〜２μｍ程度が
適している。

【００４８】続いて、ボロンイオンを約１×１０¹⁵ｃｍ
^-2のドーズ量でイオン注入する（４回目の不純物注入工
程／高濃度第２導電型不純物注入工程）。

【００４９】その結果、低濃度Ｐ型領域３１ａ、３２ａ
には、不純物濃度が１×１０²⁰ｃｍ^-3の高濃度ソース・
ドレイン領域３１２、３２２が形成される。また、低濃
度Ｐ型領域３１ａ、３２ａのうち、レジストマスク１０
３で覆われていた部分は、そのまま不純物濃度が約１．
１×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領域３１
１、３２１となる。

【００５０】このようにして、Ｐ型の駆動回路用ＴＦＴ
３０を形成する。しかる後に、レジストマスク１０３を
除去する。

【００５１】次に、図５（ｅ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５を
も広めに覆うレジストマスク１０４、あるいは金属マス
クを形成する（４回目のマスク形成工程）。ここで、レ
ジストマスク１０４の端部と、ゲート電極１５、２５の
端部との距離は、０．５μｍ〜２μｍ程度が適してい
る。

【００５２】続いて、リンイオンを１．５×１０¹⁵ｃｍ
^-2のドーズ量でイオン注入する（５回目の不純物注入工
程／高濃度第１導電型不純物注入工程）。

【００５３】その結果、低濃度Ｎ型領域１１ａ、１２
ａ、２１ａ、２２ａには、不純物濃度が１．５×１０²⁰
ｃｍ^-3の高濃度ソース・ドレイン領域１１２、１２２、
２２１、２２２が形成される。また、低濃度Ｎ型領域１
１ａ、１２ａ、２１ａ、２２ａのうち、レジストマスク
１０４で覆われていた部分は、そのまま不純物濃度が約
約２．９×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領域
１１１、１２１、２１１、２２１となる。

【００５４】このようにして、Ｎ型の画素用ＴＦＴ１
０、およびＮ型の駆動回路用ＴＦＴ２０を形成する。し
かる後に、レジストマスク１０４を除去する。

【００５５】以降、図３に示すように、層間絶縁膜４を
形成した後、活性化のためのアニールを行い、しかる後
に、コンタクトホール５１、５２、５３、５４、５５、
５６およびソース・ドレイン電極１６、１７、２６、２
７、３６、３７を形成すれば、レジストマスク１０１〜
１０４を形成するための４回のマスク形成工程と、５回
の不純物注入工程によって、アクティブマトリクス基板
１を製造できる。

【００５６】このように、本形態のアクティブマトリク
ス基板１の製造方法では、タンタル電極層１５２、２５
２、３５２、４５２とシリコン酸化膜（ゲート絶縁膜１
４、２４、３４および誘電体膜４４）との密着性が悪い
のを補うための薄いタンタル酸化膜からなる下地層１５
１、２５１、３５１を形成するにあたって、第１のタン
タル膜８ａを形成した後、この第１のタンタル膜８ａを
酸化させることによりタンタル酸化膜８ｂを形成する。
従って、第１のタンタル膜８ａをスパッタ形成すればよ
いので、ＲＦスパッタ法を用いなくいても、ＤＣスパッ
タ法で対応できる。また、タンタル膜を形成するのであ
れば、反応性スパッタ法によりタンタル酸化膜を直接、
形成するときの成膜速度に比してかなり大であるので、
生産性が向上するという利点がある。また、ゲート電極
１５、２５、３５および第２電極４５を形成する際に
は、１種類のターゲット、および１つのチャンバー（反
応室）で済むという利点がある。

【００５７】しかも、タンタル酸化膜からなる下地層１
５１、２５１、３５１、４５１であれば、ゲート電極
（第２電極）全体を窒素含有のタンタル膜にした場合や
窒素含有のタンタル膜を下地層とした場合と違って、加
熱した際に窒素含有のタンタル膜の内部応力に起因して
ゲート電極１５、２５、３５や第２電極４５がシリコン
酸化膜から剥げるおそれもない。

【００５８】さらに、第１のタンタル膜８ａに対する酸
化は、高湿度雰囲気中での熱処理により行うので、図４
（ｂ）に示す工程において、ゲート絶縁膜１４、２４、
３４および誘電体膜４４を介して不純物を打ち込んだ際
の欠陥が誘電体膜４４に生成されても、第１のタンタル
膜８ａに対する酸化を高湿度雰囲気中での熱処理により
行った際に、誘電体膜４４の欠陥も同時に修復されると
いう利点がある。それ故、耐電圧の高い誘電体膜４４を
形成できるので、対向面積が広い第１電極４１と第２電
極４５との間で短絡が発生するのを確実に防止できる。

【００５９】よって、ゲート電極１５、２５、３５、お
よび第２電極４５を形成する前に、低濃度ソース・ドレ
イン領域１１１、１２１、２１１、２２１を形成するた
めの低濃度第１導電型不純物注入工程を行い、この工程
を援用して、第１電極４１を形成する方法を採用するこ
とにより、低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１および第１電極４１を別々の工程で
製造する場合に比較して不純物注入工程の数を１回減ら
しても、信頼性の高いアクティブマトリクス基板１を製
造することができる。

【００６０】なお、図５（ｃ）に示す低濃度第２導電型
不純物注入工程、図５（ｄ）に示す高濃度第２導電型不
純物注入工程、および図５（ｅ）に示す高濃度第１導電
型不純物注入工程の間でその順序を入れ換えるなど、ゲ
ート電極１５、２５、３５、および第２電極４５を形成
する前に第１電極４１を形成するのであれば、いずれの
工程順序であってもよい。また、不純物濃度について
も、求めるＴＦＴ特性に応じて最適な条件に設定すれば
よい。

【００６１】［第２の実施形態］ （アクティブマトリクス基板の概略構成）図６は、本形
態の液晶表示装置における駆動回路内蔵型のアクティブ
マトリクス基板１の構造を模式的に示す断面図である。
なお、本例のアクティブマトリクス基板では、各ＴＦＴ
の基本的な構造が、図３に示したアクティブマトリクス
基板１と略同じであるため、以下の説明において、対応
する機能を有する部分には、同じ符号を付してある。

【００６２】図６において、本例の液晶表示装置の駆動
回路内蔵型のアクティブマトリクス基板１でも、Ｐ型の
駆動回路用ＴＦＴ３０、Ｎ型の駆動回路用ＴＦＴ２０、
Ｎ型の画素用ＴＦＴ１０、および保持容量４０２が同一
の絶縁基板２の上に形成されている。Ｎ型の画素用ＴＦ
Ｔ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆
動回路用ＴＦＴ３０は、いずれもＬＤＤ構造を有し、い
ずれのＴＦＴにおいても、チャネル領域１３、２３、３
３は、低濃度のボロンイオンによってチャネルドープし
てあるため、不純物濃度が約１×１０¹⁷ｃｍ^-3の低濃度
Ｐ型領域である。

【００６３】このような構造のアクティブマトリクス基
板１において、ゲート電極１５、２５、３５および第２
電極４５は、シリコン酸化膜からなるゲート絶縁膜１
４、２４、３４および誘電体膜４４の表面に膜厚が１０
００オングストローム以下の薄いタンタル酸化膜として
形成された下地層１５１、２５１、３５１、４５１と、
これらの下地層１５１、２５１、３５１の表面に膜厚が
４０００オングストローム位の厚いタンタル膜として形
成されたタンタル電極層１５２、２５２、３５２、４５
２とを備えている。従って、タンタル電極層１５２、２
５２、３５２、４５２がシリコン酸化膜との密着性が悪
くても、ゲート絶縁膜１４、２４、３４および誘電体膜
４４の表面からタンタル電極層１５２、２５２、３５
２、４５２が剥げることはない。

【００６４】本形態でも、窒素を含有したタンタル膜を
ゲート電極１５、２５、３５のタンタル電極層１５２、
２５２、３５２、および第２電極４５のタンタル電極層
４５２として用いている。このため、ゲート電極１５、
２５、３５のタンタル電極層１５２、２５２、３５２、
および第２電極４５のタンタル電極層４５２は、比抵抗
が２５μΩｃｍとかなり小さい。

【００６５】なお、図１に示す走査線９１や容量線９８
も、ゲート電極１５、２５、３５や第２電極４５と同時
形成されるので、下地のシリコン酸化膜との密着性がよ
く、かつ、電気的抵抗が小さい。

【００６６】本例では、保持容量４０の第１電極４１
は、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用
ＴＦＴ２０の高濃度ソース・ドレイン領域１１２、１２
２、２１２、２２２と同時形成された不純物濃度が１×
１０²⁰ｃｍ^-3の高濃度Ｎ型領域である。その他の構成
は、図３に示したアクティブマトリクス基板と同様なの
で、対向する部分には同一の符号を付して図示し、それ
らの説明を省略する。

【００６７】（アクティブマトリクス基板の製造方法）
このような構造のアクティブマトリクス基板１は、たと
えば、以下の方法により製造できる。なお、以下の説明
において、不純物注入条件などについては図４を参照し
て説明した製造方法と同様であるので、共通する部分に
ついては詳細な説明を省略する。

【００６８】まず、図７（ａ）に示すように、絶縁基板
２の表面にポリシリコン膜を形成した後、ポリシリコン
膜をフォトリソグラフィ法によってパターニングして、
それを島状のシリコン膜１０ａ、２０ａ、３０ａ、４０
ａにする（シリコン膜形成工程）。

【００６９】次に、島状のシリコン膜１０ａ、２０ａ、
３０ａ、４０ａに対して厚さが約３００オングストロー
ム〜約２０００オングストロームのシリコン酸化膜から
なるゲート絶縁膜１４、２４、３４、および誘電体膜４
４を同時に形成する（ゲート絶縁膜形成工程）。

【００７０】チャネルドープを行う場合には、次に約１
×１０¹²ｃｍ^-2のドーズ量でボロンイオン（Ｐ型不純物
／第２導電型不純物）を打ち込む（チャネルドープ工程
／１回目の不純物注入工程）。

【００７１】次に、図７（ｂ）に示すように、ゲート絶
縁膜１４、２４、３４および誘電体膜４４の表面に、膜
厚が１０００オングストローム以下の薄い第１のタンタ
ル膜８ａをスパッタ形成する。

【００７２】次に、図７（ｃ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の形成領域を覆うとともに、後に形
成するゲート電極１５、２５の形成予定領域を広めに覆
うレジストマスク５０１、あるいは金属マスクを形成す
る（１回目のマスク形成工程）。ここで、レジストマス
ク５０１の端部と、後に形成するゲート電極１５、２５
の端部との距離は、０．５μｍ〜２μｍ程度が適してい
る。

【００７３】続いて、たとえば、リンイオン（Ｎ型不純
物／第１導電型不純物）を約１．５×１０¹⁵ｃｍ^-2のド
ーズ量でイオン注入する（２回目の不純物注入工程／高
濃度第１導電型不純物注入工程）。

【００７４】その結果、低濃度Ｐ型のシリコン膜１０
ａ、２０ａのうち、リンイオンが打ち込まれた領域は、
導電型が反転して不純物濃度が約１．５×１０²⁰ｃｍ^-3
の高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２となる。また、低濃度Ｐ型のシリコン膜４０
ａも、導電型が反転して不純物濃度が約１．５×１０²⁰
ｃｍ^-3の高濃度Ｎ型の第１電極４１となる。しかる後
に、レジストマスク５０１を除去する。

【００７５】次に、図７（ｄ）に示すように、水蒸気を
含む高湿度雰囲気中（たとえば、温度が約４００℃）で
の熱処理により、第１のタンタル膜８ａ全体を酸化させ
ることにより、下地層１５１、２５１、３５１、４５１
（図６参照）を形成するためのタンタル酸化膜８ｂとす
る。その結果、第１のタンタル膜８ａ全体が酸化する過
程でその下層にあるゲート絶縁膜１４、２４、３４およ
び誘電体膜４４も、高湿度雰囲気中（たとえば、温度が
約４００℃）での熱処理を受ける。

【００７６】次に、図８（ａ）に示すように、下地層１
５１、２５１、３５１、４５１（図６参照）を形成する
ためのタンタル酸化膜８ｂの表面にタンタル電極層１５
２、２５２、３５２、４５２（図６参照）を形成するた
めの膜厚が４０００オングストローム位の第２のタンタ
ル膜８ｃをスパッタ形成する。この際に、スパッタガス
中に窒素ガスを導入しておくことにより、第２のタンタ
ル膜８ｃについては窒素含有のタンタル膜として形成す
る。

【００７７】次に、図８（ｂ）に示すように、ゲート電
極１５、２５、３５および第２電極４５を形成すべき領
域をレジストマスク５０５で覆い、第２のタンタル膜８
ｃおよびタンタル酸化膜８ｂにエッチングを施す。

【００７８】その結果、図８（ｃ）に示すように、薄い
タンタル酸化膜（下地層１５１、２５１、３５１、４５
１の表面に窒素含有の厚いタンタル膜からなるタンタル
電極層１５２、２５２、３５２、４５２が積層されたゲ
ート電極１５、２５、３５および第２電極４５が形成さ
れる（ゲート電極形成工程）。しかる後に、レジストマ
スク５０５を除去する。

【００７９】次に、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆
動回路用ＴＦＴ２０、および保持容量４０の形成領域を
覆うレジストマスク５０２、あるいは金属マスクを形成
する（２回目のマスク形成工程）。

【００８０】続いて、ボロンイオンを約１×１０¹³ｃｍ
^-2のドーズ量でイオン注入する（３回目の不純物注入工
程／低濃度第２導電型不純物注入工程）。

【００８１】その結果、低濃度Ｐ型のシリコン膜３０ａ
には、ゲート電極３５に対して自己整合的に不純物濃度
が約１．１×１０¹⁸ｃｍ^-3の低濃度Ｐ型領域３１ａ、３
２ａが形成される。なお、不純物が注入されなかった部
分がチャネル領域３３となる。しかる後に、レジストマ
スク５０２を除去する。

【００８２】次に、図８（ｄ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の形成領域を覆うレジストマスク５
０３、あるいは金属マスクを形成する（３回目のマスク
形成工程）。

【００８３】続いて、リンイオンを約３×１０¹³ｃｍ^-2
のドーズ量でイオン注入する（４回目の不純物注入工程
／低濃度第１導電型不純物注入工程）。

【００８４】その結果、高濃度ソース・ドレイン領域１
１２、１２２、２１２、２２２に挟まれた低濃度Ｐ型の
シリコン膜１０ａ、２０ａには、ゲート電極１５、２５
に対して自己整合的に不純物濃度が約２．９×１０¹⁸ｃ
ｍ^-3の低濃度ソース・ドレイン領域２１１、２２１が形
成される。なお、不純物が注入されなかった部分がチャ
ネル領域１３、２３となる。このようにして、Ｎ型の画
素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０を
形成する。しかる後に、レジストマスク５０３を除去す
る。

【００８５】次に、図８（ｅ）に示すように、Ｎ型の画
素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、および
保持容量４０の形成領域を覆うとともに、ゲート電極３
５を広めに覆うレジストマスク５０４、あるいは金属マ
スクを形成する（４回目のマスク形成工程）。ここで、
レジストマスク５０４の端部と、ゲート電極３５の端部
との距離は、０．５μｍ〜２μｍ程度が適している。

【００８６】続いて、ボロンイオンを約１×１０¹⁵ｃｍ
^-2のドーズ量でイオン注入する（５回目の不純物注入工
程／高濃度第２導電型不純物注入工程）。

【００８７】その結果、低濃度Ｐ型領域３１ａ、３２ａ
には、不純物濃度が１×１０²⁰ｃｍ^-3の高濃度ソース・
ドレイン領域３１２、３２２が形成される。また、低濃
度Ｐ型領域３１ａ、３２ａのうち、レジストマスク５０
４で覆われていた部分は、そのまま不純物濃度が約１．
１×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領域３１
１、３２１となる。

【００８８】このようにして、Ｐ型の駆動回路用ＴＦＴ
３０を形成する。しかる後に、レジストマスク５０４を
除去する。

【００８９】以降、図６に示すように、層間絶縁膜４を
形成した後、活性化のためのアニールを行い、しかる後
に、コンタクトホール５１、５２、５３、５４、５５、
５６およびソース・ドレイン電極１６、１７、２６、２
７、３６、３７を形成すれば、レジストマスク５０１〜
５０４を形成するための４回のマスク形成工程と、５回
の不純物注入工程によって、アクティブマトリクス基板
１を製造できる。

【００９０】このように、本形態のアクティブマトリク
ス基板１の製造方法では、タンタル電極層１５２、２５
２、３５２、４５２とシリコン酸化膜（ゲート絶縁膜１
４、２４、３４および誘電体膜４４）との密着性が悪い
のを補うための薄いタンタル酸化膜からなる下地層１５
１、２５１、３５１を形成するにあたって、第１のタン
タル膜８ａを形成した後、この第１のタンタル膜８ａを
酸化させることによりタンタル酸化膜８ｂを形成する。
従って、第１のタンタル膜８ａをスパッタ形成すればよ
いので、ＲＦスパッタ法を用いなくいても、ＤＣスパッ
タ法で対応できる。また、タンタル膜を形成するのであ
れば、反応性スパッタ法によりタンタル酸化膜を直接、
形成するときの成膜速度に比してかなり大であるので、
生産性が向上するという利点がある。また、ゲート電極
１５、２５、３５および第２電極４５を形成する際に
は、１種類のターゲット、および１つのチャンバー（反
応室）で済むという利点があるなど、実施の形態１と同
様な効果を奏する。

【００９１】よって、ゲート電極１５、２５、３５、お
よび第２電極４５を形成する前に、高濃度ソース・ドレ
イン領域１１２、１２２、２１２、２２２を形成するた
めの高濃度第１導電型不純物注入工程を行い、この工程
を援用して、第１電極４１を形成する方法を採用するこ
とにより、高濃度ソース・ドレイン領域１１２、１２
１、２１２、２２２および第１電極４１を別々の工程で
製造する場合に比較して不純物注入工程の数を１回減ら
しても、信頼性の高いアクティブマトリクス基板１を製
造することができる。

【００９２】さらにまた、本形態では、図７（ｃ）に示
す工程において不純物を導入する際に、第１のタンタル
膜８ａを形成した状態で行う。従って、第１のタンタル
膜８ａも障壁層になるので、半導体膜（高濃度ソース・
ドレイン領域１１２、１２２、２１２、２２２、３２
１、３２２）の表面に不純物が集中することを防止でき
る。それ故、ゲート電極１５、２５、３５の表面に層間
絶縁膜４を形成した後、コンタクトホールを形成する際
に高濃度ソース・ドレイン領域１１２、１２２、２１
２、２２２、３２１、３２２の表面が多少、エッチング
されても、ソース・ドレイン電極１６、１７、２６、２
７、３６、３７と高濃度ソース・ドレイン領域１１２、
１２２、２１２、２２２、３２１、３２２とを小さな接
続抵抗で接続することができる。

【００９３】なお、本形態でも、図８（ｃ）に示す低濃
度第２導電型不純物注入工程、図８（ｄ）に示す低濃度
第１導電型不純物注入工程、および図８（ｅ）に示す高
濃度第２導電型不純物注入工程の間でその順序を入れ換
えるなど、ゲート電極１５、２５、３５、および第２電
極４５を形成する前に、第１電極４１を形成するための
高濃度第１導電型不純物注入工程を行うのであればいず
れの工程順序であってもよい。また、不純物濃度につい
ても、求めるＴＦＴ特性に応じて最適な条件に設定すれ
ばよい。

【００９４】［その他の実施形態］上記形態では、図５
（ｂ）に示す工程、および図８（ｂ）に示す工程におい
て、タンタル酸化膜８ｂとタンタル膜８ｃとを一括して
エッチングする構成であったが、タンタル酸化膜８ｂを
エッチングストッパとしてタンタル膜８ｃをエッチング
速度の高い条件でエッチングし、しかる後にタンタル酸
化膜８ｂを選択性の高い条件でエッチングを行い、ゲー
ト絶縁膜１４、２４、３４が損傷するのを防止してもよ
い。

【００９５】なお、本例では、第１導電型をＮ型とし、
第２導電型をＰ型としたが、逆にしてもよい。すなわ
ち、画素用ＴＦＴをＰ型で構成してもよい。また、ここ
では画素に注目して、保持容量について説明したが、本
発明の適用範囲は保持容量に限らず、たとえば駆動回路
において必要とされる容量素子を形成する場合や他の目
的で利用される容量素子を形成する場合にも本発明を適
用することができる。

【００９６】［アクティブマトリクス基板の使用例］こ
のように構成したアクティブマトリクス基板１は、図９
および図１０に示すようにして液晶パネルを構成する。

【００９７】図９および図１０はそれぞれ、液晶パネル
の平面図およびそのＨ−Ｈ′線における断面図である。

【００９８】これらの図において、液晶パネル１００
は、前記のアクティブマトリクス基板１と、石英基板や
高耐熱ガラス基板などの透明な絶縁基板２００に対向電
極７１およびマトリクス状に遮光膜７が形成された対向
基板２と、これらの基板間に封入、挟持されている液晶
９とから概略構成されている。アクティブマトリクス基
板１と対向基板２とはギャップ材含有のシール材を用い
たシール層８０によって所定の間隙を介して貼り合わさ
れ、これらの基板間に液晶９が封入されている。シール
層８０には、エポキシ樹脂や各種の紫外線硬化樹脂など
を用いることができる。また、ギャップ材としては、約
２μｍ〜約１０μｍの無機あるいは有機質のファイバ若
しくは球を用いることができる。対向基板２はアクティ
ブマトリクス基板１よりも小さく、アクティブマトリク
ス基板１の周辺部分は、対向基板２の外周縁よりはみ出
た状態に貼り合わされる。従って、アクティブマトリク
ス基板１の走査線駆動回路６０およびデータ線駆動回路
７０は、対向基板２の外側に位置している。また、アク
ティブマトリクス基板１の入出力端子８１も対向基板２
の外側に位置しているので、入出力端子８１にはフレキ
シブルプリント配線基板６を配線接続することができ
る。ここで、シール層８０は部分的に途切れているの
で、この途切れ部分によって、液晶注入口８３が構成さ
れている。このため、対向基板２とアクティブマトリク
ス基板１とを貼り合わせた後、シール層８０の内側領域
を減圧状態にすれば、液晶注入口８３から液晶９を減圧
注入でき、液晶９を封入した後、液晶注入口８３を封止
剤８２で塞げばよい。なお、対向基板２には、シール層
８０の内側に表示領域を見切りするための遮光膜６も形
成されている。

【００９９】［液晶パネルの使用例］図９および図１０
に示す液晶パネルを透過型で構成した場合の電子機器へ
の使用例を、図１１ないし図１２を参照して説明する。

【０１００】上記形態の液晶パネル１００を用いて構成
される電子機器（液晶表示装置）は、図１１のブロック
図に示すように、表示情報出力源１０００、表示情報処
理回路１００２、表示駆動装置１００４、液晶パネル１
００６（液晶パネル１００）、クロック発生回路１００
８、および電源回路１０１０を含んで構成される。表示
情報出力源１０００は、ＲＯＭ、Ｒ１などのメモリ、テ
レビ信号などを同調して出力する同調回路などを含んで
構成され、クロック発生回路１００８からのクロックに
基づいて表示情報を処理して出力する。この表示情報出
力回路１００２は、たとえば増幅・極性反転回路、相展
開回路。ローテーション回路、ガンマ補正回路、あるい
はクランプ回路等を含んで構成され、液晶パネル１００
６を駆動する。電源回路１０１０は、上述の各回路に電
力を供給する。

【０１０１】このような構成の電子機器としては、図１
２を参照して後述する投写型液晶表示装置（液晶プロジ
ェクタ）、マルチメディア対応のパーソナルコンピュー
タ（ＰＣ）、およびエンジニアリング・ワークステーシ
ョン（ＥＷＳ）、ページャ、あるいは携帯電話、ワード
プロセッサ、テレビ、ビューファインダ型またはモニタ
直視型のビデオテープレコーダ、電子手帳、電子卓上計
算機、カーナビゲーション装置、ＰＯＳ端末、タッチパ
ネルなどを挙げることができる。

【０１０２】図１２に示す投写型表示装置は、液晶パネ
ルをライトバルブとして用いた投写型プロジェクタであ
り、たとえば３枚プリズム方式の光学系を用いている。
図１２において、液晶プロジェクタ１１００では、白色
光源のランプユニット１１０２から出射された投写光が
ライトガイド１１０４の内部で、複数のミラー１１０６
および２枚のダイクロイックミラー１１０８によって、
Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞ
れの色の画像を表示する３枚の液晶パネル１１１０Ｒ、
１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれ
の液晶パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂによ
って変調された光は、ダイクロイックプリズム１１１２
（光合成手段）に３方向から入射される。ダイクロイッ
クプリズム１１１２では、レッドＲおよびブルーＢの光
が９０°曲げられ、グリーンＧの光は直進するので、各
色の光が合成され、投写レンズ１１１４を通してスクリ
ーンなどにカラー画像が投写される。

【０１０３】

【発明の効果】以上のとおり、本発明では、ゲート絶縁
膜および誘電体膜の表面に第１のタンタル膜を形成した
後、該第１のタンタル膜を酸化させることによりタンタ
ル酸化膜からなる下地層を形成し、しかる後に下地層の
表面にタンタル電極層を形成してＴＦＴのゲート電極お
よび容量素子の第２電極を形成する。従って、ＤＣスパ
ッタ法で対応でき、かつ、反応性スパッタ法と違って成
膜速度が大である。また、タンタル膜を酸化させてタン
タル酸化膜からなる下地層を形成するので、ゲート電極
を形成する際に１種類のターゲット、および１つのチャ
ンバー（反応室）で済むという利点がある。また、第１
のタンタル膜に対する酸化を高湿度雰囲気中での熱処理
により行うことにより、ゲート絶縁膜および誘電体膜を
介して半導体膜に不純物を打ち込んだ際の欠陥が誘電体
膜に生成されても、ゲート絶縁膜および誘電体膜の欠陥
も同時に修復できる。

【図面の簡単な説明】

【図１】本発明を適用した液晶表示装置用のアクティブ
マトリクス基板の構成を示すブロック図である。

【図２】図１に示すアクティブマトリクス基板に形成し
た画素領域の一部を抜き出して示す平面図である。

【図３】本発明の実施の形態１に係るアクティブマトリ
クス基板の断面図である。

【図４】（ａ）〜（ｄ）は、図３に示すアクティブマト
リクス基板の製造方法を示す工程断面図である。

【図５】（ａ）〜（ｅ）は、図３に示すアクティブマト
リクス基板の製造方法において、図４に示す工程に続い
て行う工程を示す工程断面図である。

【図６】本発明の実施の形態２に係るアクティブマトリ
クス基板の断面図である。

【図７】（ａ）〜（ｄ）は、図６に示すアクティブマト
リクス基板の製造方法を示す工程断面図である。

【図８】（ａ）〜（ｅ）は、図６に示すアクティブマト
リクス基板の製造方法において、図７に示す工程に続い
て行う工程を示す工程断面図である。

【図９】アクティブマトリクス基板の使用例を示す液晶
パネルの平面図である。

【図１０】図９に示す液晶パネルのＨ−Ｈ′線における
断面図である。

【図１１】図９に示す液晶パネルの使用例を示す液晶表
示装置の回路構成を示すブロック図である。

【図１２】図９に示す液晶パネルの使用例を示す投写型
液晶表示装置の全体構成図である。

【符号の説明】

１ アクティブマトリクス基板（半導体装置） ２ 対向基板 ４ 層間絶縁膜 ８ａ 第１のタンタル膜 ８ｂ タンタル酸化膜 ８ｃ 第２のタンタル膜 １０ Ｎ型の画素用ＴＦＴ １１、１２、２１、２２、３１、３２ ソース・ドレ
イン領域 １３、２３、３３ チャネル領域 １４、２４、３４ ゲート絶縁膜 １５、２５、３５ ゲート電極 ２０ Ｎ型の駆動回路用ＴＦＴ ３０ Ｐ型の駆動回路用ＴＦＴ ４０ 保持容量（容量素子） ４１ 第１電極 ４４ 誘電体膜 ４５ 第２電極 ５１〜５６ コンタクトホール ８８ 容量線 ９０ データ線 ９１ 走査線 １００ 液晶パネル １０１〜１０４、２０１〜２０４、５０１〜５０４、６
０１〜６０４ レジストマスク １１１、１２１、２１１、２２１、３１１、３２１ 低
濃度ソース・ドレイン領域 １５１、２５１、３５１、４５１ 下地層（第一層） １５２、２５２、３５２、４５２ タンタル電極層
（第二層）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ ６１７Ｕ Ｆターム(参考） 2H092 GA59 JA25 JA29 JA35 JA36 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 KA12 KA16 KA18 KB23 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA25 MA27 MA30 MA35 MA37 MA41 NA25 NA27 PA06 RA05 5C094 AA32 AA42 BA03 BA43 CA19 DA09 DA13 DA15 EA04 5F110 AA03 AA06 AA08 AA30 BB02 BB04 CC02 DD02 DD03 EE01 EE44 FF01 FF02 FF09 FF23 FF28 FF29 FF30 FF36 GG02 GG13 GG32 GG34 GG44 GG45 GG52 HJ01 HJ04 HJ13 HJ23 HM14 HM15 NN03 NN72 PP03 QQ11 5G435 AA17 BB12 EE37 HH16 KK05

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板上に薄膜トランジスタと、不純物が
   導入された半導体膜からなる第１電極、該第１電極を覆
   うように形成された誘電体膜、および該誘電体膜を介し
   て前記第１電極に対向するように形成された第２電極を
   備える容量素子とが形成された半導体装置において、 前記薄膜トランジスタのゲート電極および前記第２電極
   は、タンタル酸化膜からなる第一層と、該第一層の表面
   に形成されたタンタルを主成分とする第二層とを備えて
   いることを特徴とする半導体装置。
2. 【請求項２】 請求項１において、前記第二層は、窒素
   含有のタンタル膜からなることを特徴とする半導体装
   置。
3. 【請求項３】 請求項１または２において、前記薄膜ト
   ランジスタのゲート絶縁膜および前記誘電体膜は、いず
   れもシリコン酸化膜からなることを特徴とする半導体装
   置。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、
   前記薄膜トランジスタは、ソース・ドレイン領域が前記
   ゲート電極の端部にゲート絶縁膜を介して対峙する低濃
   度ソース・ドレイン領域、および該低濃度ソース・ドレ
   イン領域に隣接する高濃度ソース・ドレイン領域を具備
   するＬＤＤ構造を備え、 前記第１電極は、前記低濃度ソース・ドレイン領域と同
   一の不純物が同等の濃度でドープされた半導体膜から形
   成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項１ないし３のいずれかにおいて、
   前記薄膜トランジスタは、ソース・ドレイン領域が前記
   ゲート電極の端部にゲート絶縁膜を介して対峙する低濃
   度ソース・ドレイン領域、および該低濃度ソース・ドレ
   イン領域に隣接する高濃度ソース・ドレイン領域を具備
   するＬＤＤ構造を備え、 前記第１電極は、前記高濃度ソース・ドレイン領域と同
   一の不純物が同等の濃度でドープされた半導体膜から形
   成されていることを特徴とする半導体装置。
6. 【請求項６】 請求項１ないし５のいずれかに規定する
   半導体装置の製造方法であって、ゲート絶縁膜および前
   記誘電体膜の表面に第１のタンタル膜を形成した後、該
   第１のタンタル膜を酸化させることによりタンタル酸化
   膜からなる前記第一層を形成し、しかる後に当該第一層
   の表面にタンタルを主成分とする前記第二層を形成する
   ことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６において、前記第１のタンタル
   膜の酸化は、高湿度雰囲気中での熱処理により行うこと
   を特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項７において、前記ゲート絶縁膜お
   よび前記誘電体膜を形成し、かつ、前記薄膜トランジス
   タのソース・ドレイン領域および前記第２電極を構成す
   る半導体膜に対して不純物を導入した後、前記ゲート絶
   縁膜および前記誘電体膜の表面に前記第１のタンタル膜
   を形成し、しかる後に、当該第１のタンタル膜を高湿度
   雰囲気中での熱処理により酸化させることによりタンタ
   ル酸化膜からなる前記第一層を形成することを特徴とす
   る半導体装置の製造方法。
9. 【請求項９】 請求項７において、前記ゲート絶縁膜お
   よび前記誘電体膜を形成し、かつ、前記ゲート絶縁膜お
   よび前記誘電体膜の表面に前記第１のタンタル膜を形成
   した後に、前記薄膜トランジスタのソース・ドレイン領
   域および前記第２電極を構成する半導体膜に対して不純
   物を導入し、しかる後に、当該第１のタンタル膜を高湿
   度雰囲気中での熱処理により酸化させることによりタン
   タル酸化膜からなる前記第一層を形成することを特徴と
   する半導体装置の製造方法。