JP2001257359A - 半導体装置およびその作製方法 - Google Patents
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Abstract
フォトマスクを使用してTFTを作製していたため製造
コストが大きかった。 【解決手段】3枚目のフォトマスクにより画素電極11
9、ソース領域115及びドレイン領域116の形成を
行うことにより、3回のフォトリソグラフィー工程で、
逆スタガ型のnチャネル型TFTを有する画素TFT
部、及び保持容量を備えた液晶表示装置を実現すること
ができる。
Description
(以下、TFTという)で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
れた半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜
トランジスタ(TFT)を構成する技術が注目されてい
る。薄膜トランジスタはICや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
光学装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型(若しくはボトムゲート型)のTFTが多く用い
られている。
リクス型の電気光学装置は、写真蝕刻(フォトリソグラ
フィー)技術により、最低でも5枚以上のフォトマスク
を使用してTFTを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってTFTが劣化または
破壊されて電気光学装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
り、アクティブマトリクス型の液晶表示装置に代表され
る電気光学装置において、TFTを作製する工程数を削
減して製造コストの低減および歩留まりの向上を実現す
ることを課題としている。
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
に、本発明では、チャネル・エッチ型のボトムゲートT
FT構造を採用し、ソース領域及びドレイン領域のパタ
ーニングと画素電極のパターニングを同じフォトマスク
で行うことを特徴とする。
る。
目)でゲート配線102を形成する。
a、第1の非晶質半導体膜105、n型を付与する不純
物元素を含む第2の非晶質半導体膜106、及び第1の
導電膜107を順次、積層形成する。(図2(A))な
お、非晶質半導体膜に代えて微結晶半導体膜を用いても
よいし、n型を付与する不純物元素を含む非晶質半導体
膜に代えてn型を付与する不純物元素を含む微結晶半導
体膜を用いてもよい。さらに、これらの膜(104a、
105、106、107)はスパッタ法やプラズマCV
D法を用いて複数のチャンバー内または同一チャンバー
内で連続的に大気に曝すことなく形成することができ
る。大気に曝さないようにすることで不純物の混入を防
止できる。
目)で上記第1の導電膜107をパターニングして第1
の導電膜からなる配線(後にソース配線及び電極(ドレ
イン電極)となる)111を形成し、上記第2の非晶質
半導体膜106をパターニングしてn型を付与する不純
物元素を含む第2の非晶質半導体膜110を形成し、上
記第1の非晶質半導体膜105をパターニングして第1
の非晶質半導体膜109を形成する。(図2(B))
する。(図2(D))なお、第2の導電膜112として
は、透明導電膜を用いてもよいし、反射性を有する導電
膜を用いてもよい。
目)で上記第2の導電膜112をパターニングして第2
の導電膜からなる画素電極119を形成し、上記配線を
パターニングしてソース配線117及び電極(ドレイン
電極)118を形成し、n型を付与する不純物元素を含
む第2の非晶質半導体膜110をパターニングしてn型
を付与する不純物元素を含む第2の非晶質半導体膜から
なるソース領域115及びドレイン領域116を形成
し、上記第1の非晶質半導体膜109を一部除去して第
1の非晶質半導体膜114を形成する。(図3(A))
部の作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を3枚とすることができる。
ある第2の導電膜120で覆い、基板全体を外部の静電
気等から保護する構造とする。また、この第2の導電膜
120を用いて画素TFT部以外の領域に保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からTFT等を保護することができる。
ト配線と、ソース配線と、画素電極とを有する半導体装
置であって、絶縁表面上に形成されたゲート配線102
と、前記ゲート配線上に形成された絶縁膜104bと、
前記絶縁膜上に形成された非晶質半導体膜114と、前
記非晶質半導体膜上に形成されたソース領域115及び
ドレイン領域116と、前記ソース領域または前記ドレ
イン領域上に形成されたソース配線117または電極1
18と、前記電極上に形成された画素電極119とを有
し、前記ドレイン領域116または前記ソース領域11
5の一つの端面は、前記非晶質半導体膜114の端面及
び前記電極118の端面と概略一致することを特徴とす
る半導体装置である。
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線102と、前記
ゲート配線上に形成された絶縁膜104bと、前記絶縁
膜上に形成された非晶質半導体膜114と、前記非晶質
半導体膜上に形成されたソース領域115及びドレイン
領域116と、前記ソース領域または前記ドレイン領域
上に形成されたソース配線117または電極118と、
前記電極上に形成された画素電極119とを有し、前記
ドレイン領域115または前記ソース116領域の一つ
の端面は、前記非晶質半導体膜の端面114及び前記電
極118の端面と概略一致し、もう一つの端面は、前記
画素電極119の端面及び前記電極118のもう一つの
端面と概略一致することを特徴とする半導体装置であ
る。
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線102と、前記
ゲート配線上に形成された絶縁膜104bと、前記絶縁
膜上に形成された非晶質半導体膜114と、前記非晶質
半導体膜上に形成されたソース領域115及びドレイン
領域116と、前記ソース領域または前記ドレイン領域
上に形成されたソース配線117または電極118と、
前記電極上に形成された画素電極119とを有し、前記
ソース配線117の下方には、前記非晶質半導体膜と、
n型を付与する不純物元素を含む非晶質半導体膜とが積
層されていることを特徴とする半導体装置である。
を透明導電膜とすれば透過型の液晶表示装置となり、画
素電極119を反射性を有する導電膜とすれば反射型の
液晶表示装置となる。また、前記ソース配線上には画素
電極と同じ材料からなる配線120が積層されている。
の作製方法において、画素電極の表面に凹凸を持たせて
光散乱性を図るための凸部601の形成をゲート配線6
00と同じフォトマスクで行うことを特徴とする。な
お、この凸部601はゲート配線、及びTFT部以外の
領域の基板上に適宜設ける。
る。
目)でゲート配線600及びを凸部601形成する。
第1の非晶質半導体膜、n型を付与する不純物元素を含
む第2の非晶質半導体膜、及び第1の導電膜を順次、積
層形成する。なお、非晶質半導体膜に代えて微結晶半導
体膜を用いてもよいし、n型を付与する不純物元素を含
む非晶質半導体膜に代えてn型を付与する不純物元素を
含む微結晶半導体膜を用いてもよい。さらに、これらの
膜はスパッタ法やプラズマCVD法を用いて複数のチャ
ンバー内または同一チャンバー内で連続的に大気に曝す
ことなく形成することができる。大気に曝さないように
することで不純物の混入を防止できる。
れた基板上に形成され、表面に凸凹を有している。
目)で上記第1の導電膜をパターニングして第1の導電
膜からなる配線(後にソース配線及び電極(ドレイン電
極)となる)を形成し、上記第2の非晶質半導体膜をパ
ターニングしてn型を付与する不純物元素を含む第2の
非晶質半導体膜を形成し、上記第1の非晶質半導体膜を
パターニングして第1の非晶質半導体膜を形成する。
なお、第2の導電膜としては、反射性を有する導電膜を
用いる。
目)で上記第2の導電膜をパターニングして第2の導電
膜からなる画素電極604を形成し、上記配線をパター
ニングしてソース配線608及び電極(ドレイン電極)
609を形成し、n型を付与する不純物元素を含む第2
の非晶質半導体膜をパターニングしてn型を付与する不
純物元素を含む第2の非晶質半導体膜からなるソース領
域606及びドレイン領域607を形成し、上記第1の
非晶質半導体膜を一部除去して第1の非晶質半導体膜6
05を形成する。
部の作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を3枚とすることができる。
部601上に形成された絶縁膜の表面は凸凹を有し、こ
の凸凹を表面に有する絶縁膜602上に画素電極604
が形成されるので、画素電極604の表面に凹凸を持た
せて光散乱性を図ることができる。
は、ゲート配線600と、ソース配線608と、反射性
を有する画素電極604とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線600及び凸部
601と、前記ゲート配線及び前記凸部上に形成されて
表面に凸凹を有する絶縁膜602と、前記絶縁膜602
上に形成された非晶質半導体膜605と、前記非晶質半
導体膜上に形成されたソース領域606及びドレイン領
域607と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線608または電極609と、前
記電極609上に形成され、且つ表面に凸凹を有する絶
縁膜602上に形成されて表面に凸凹を有する画素電極
604と、を有していることを特徴とする半導体装置で
ある。
及び前記凸部601は、同一材料からなることを特徴と
している。また、上記構成においても前記ドレイン領域
607または前記ソース領域608の一つの端面は、前
記非晶質半導体膜605の端面及び前記電極609の端
面と概略一致することを特徴としている。さらに、上記
構成においても前記ドレイン領域607または前記ソー
ス領域608の一つの端面は、前記非晶質半導体膜60
5の端面及び前記電極609の端面と概略一致し、もう
一つの端面は、前記画素電極604の端面及び前記電極
604のもう一つの端面と概略一致することを特徴して
いる。
域及び前記ドレイン領域は、n型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。
域及び前記ドレイン領域は、前記非晶質半導体膜及び前
記電極と同一のマスクにより形成されたことを特徴とし
ている。また、前記ソース領域及び前記ドレイン領域
は、前記ソース配線と同一のマスクにより形成されたこ
とを特徴としている。
域及び前記ドレイン領域は、前記ソース配線及び前記画
素電極と同一のマスクにより形成されたことを特徴とし
ている。
は前記絶縁膜と接していることを特徴としている。ま
た、前記画素電極は、前記ドレイン領域の端面と、非晶
質半導体膜の端面とも接している。
を用いたエッチング工程によって、前記非晶質半導体膜
の一部が除去されるため、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネル・エッチ型のボトムゲート構造となっ
ている。
下に説明する。
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの1つの画素構成
を示している。また、図2及び図3は作製工程を示す図
である。
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。
た領域には画素電極119が配置されている。また、こ
の画素電極119と重ならないように、画素電極と同じ
材料からなる配線120がソース配線と重なっている。
2本のゲート配線の間には、ゲート配線102と平行に
容量配線103が配置されている。この容量配線103
は全画素に設けられており、画素電極119との間に存
在する絶縁膜104bを誘電体として保持容量を形成し
ている。
7の交差部近傍にはスイッチング素子としてのTFTが
設けられている。このTFTは非晶質構造を有する半導
体膜(以下、第1の非晶質半導体膜と呼ぶ)で形成され
たチャネル形成領域を有する逆スタガ型(若しくはボト
ムゲート型)のTFTである。
次、ゲート電極(ゲート配線102と一体形成された)
と、ゲート絶縁膜と、第1の非晶質半導体膜膜と、n型
を付与する不純物元素を含む第2の非晶質半導体膜から
なるソース領域及びドレイン領域と、ソース電極(ソー
ス配線117と一体形成された)及び電極118(以
下、ドレイン電極とも呼ぶ)とが積層形成されている。
ドレイン電極118の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、第1の非晶質半導体膜と、n型を付与
する不純物元素を含む第2の非晶質半導体膜とが積層形
成されている。
ス領域と接する領域とドレイン領域と接する領域との間
の領域は、他の領域と比べ膜厚が薄くなっている。膜厚
が薄くなったのは、n型を付与する不純物元素を含む第
2の非晶質半導体膜をエッチングにより分離してソース
領域とドレイン領域とを形成する際、第1の非晶質半導
体膜の一部が除去されたためである。また、このエッチ
ングによって画素電極の端面、ドレイン電極の端面、及
びドレイン領域の端面が一致している。
の端面、ソース領域の端面、及びソース配線の端面が一
致している。
に示す実施例でもってさらに詳細な説明を行うこととす
る。
用いて説明する。本実施例は液晶表示装置の作製方法を
示し、基板上に画素部のTFTを逆スタガ型で形成し、
該TFTに接続する保持容量を作製する方法について工
程に従って詳細に説明する。また、同図には該基板の端
部に設けられ、他の基板に設けた回路の配線と電気的に
接続するための端子部の作製工程を同時に示す。
100にはコーニング社の#7059ガラスや#173
7ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
第1のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極(ゲート電極を含むゲート配線102、容量
配線103、及び端子101)を形成する。このとき少
なくともゲート電極102の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図4
に示した。
配線103、端子部の端子101は、アルミニウム(A
l)や銅(Cu)などの低抵抗導電性材料で形成するこ
とが望ましいが、Al単体では耐熱性が劣り、また腐蝕
しやすい等の問題点があるので耐熱性導電性材料と組み
合わせて形成する。また、低抵抗導電性材料としてAg
PdCu合金を用いてもよい。耐熱性導電性材料として
は、チタン(Ti)、タンタル(Ta)、タングステン
(W)、モリブデン(Mo)、クロム(Cr)、Nd
(ネオジム)から選ばれた元素、または前記元素を成分
とする合金か、前記元素を組み合わせた合金膜、または
前記元素を成分とする窒化物で形成する。例えば、Ti
とCuの積層、TaNとCuとの積層が挙げられる。ま
た、Ti、Si、Cr、Nd等の耐熱性導電性材料と組
み合わせて形成した場合、平坦性が向上するため好まし
い。また、このような耐熱性導電性材料のみ、例えばM
oとWを組み合わせて形成しても良い。
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
性材料の窒化物から成る導電層(A)と耐熱性導電性材
料から成る導電層(B)とを積層したニ層構造とする。
導電層(B)はAl、Cu、Ta、Ti、W、Nd、C
rから選ばれた元素、または前記元素を成分とする合金
か、前記元素を組み合わせた合金膜で形成すれば良く、
導電層(A)は窒化タンタル(TaN)膜、窒化タング
ステン(WN)膜、窒化チタン(TiN)膜などで形成
する。例えば、導電層(A)としてCr、導電層(B)
としてNdを含有するAlとを積層したニ層構造とする
ことが好ましい。導電層(A)は10〜100nm(好
ましくは20〜50nm)とし、導電層(B)は200
〜400nm(好ましくは250〜350nm)とす
る。
材料から成る導電層(A)と低抵抗導電性材料から成る
導電層(B)と耐熱性導電性材料から成る導電層(C)
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層(B)は、アルミニウム(A
l)を成分とする材料で形成し、純Alの他に、0.0
1〜5atomic%のスカンジウム(Sc)、Ti、Nd、
シリコン(Si)等を含有するAlを使用する。導電層
(C)は導電層(B)のAlにヒロックが発生するのを
防ぐ効果がある。導電層(A)は10〜100nm(好
ましくは20〜50nm)とし、導電層(B)は200
〜400nm(好ましくは250〜350nm)とし、
導電層(C)は10〜100nm(好ましくは20〜5
0nm)とする。本実施例では、Tiをターゲットとし
たスパッタ法により導電層(A)をTi膜で50nmの厚
さに形成し、Alをターゲットとしたスパッタ法により
導電層(B)をAl膜で200nmの厚さに形成し、Ti
をターゲットとしたスパッタ法により導電層(C)をT
i膜で50nmの厚さに形成した。
る。絶縁膜104aはスパッタ法を用い、膜厚を50〜
200nmとする。
ン膜を用い、150nmの厚さで形成する。勿論、ゲー
ト絶縁膜はこのような窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。例えば、
下層を窒化シリコン膜とし、上層を酸化シリコン膜とす
る積層構造としても良い。
m(好ましくは100〜150nm)の厚さで第1の非
晶質半導体膜105を、プラズマCVD法やスパッタ法
などの公知の方法で全面に形成する(図示せず)。代表
的には、シリコンのターゲットを用いたスパッタ法で非
晶質シリコン(a−Si)膜を100nmの厚さに形成
する。その他、この第1の非晶質半導体膜には、微結晶
半導体膜、非晶質シリコンゲルマニウム膜(SiXGe
(1-X)、(0<X<1))、非晶質シリコンカーバイト
(SiXCY)などの非晶質構造を有する化合物半導体膜
を適用することも可能である。
物元素を含有する第2の非晶質半導体膜を20〜80n
mの厚さで形成する。一導電型(n型またはp型)を付
与する不純物元素を含む第2の非晶質半導体膜は、プラ
ズマCVD法やスパッタ法などの公知の方法で全面に形
成する。本実施例では、リン(P)が添加されたシリコ
ンターゲットを用いてn型の不純物元素を含有する第2
の非晶質半導体膜106を形成した。あるいは、シリコ
ンターゲットを用い、リンを含む雰囲気中でスパッタリ
ングを行い成膜してもよい。或いは、n型を付与する不
純物元素を含む第2の非晶質半導体膜を水素化微結晶シ
リコン膜(μc−Si:H)で形成しても良い。
7をスパッタ法や真空蒸着法で形成する。第1の導電膜
107の材料としては、第2の非晶質半導体膜106と
オーミックコンタクトのとれる金属材料であれば特に限
定されず、Al、Cr、Ta、Tiから選ばれた元素、
または前記元素を成分とする合金か、前記元素を組み合
わせた合金膜等が挙げられる。本実施例ではスパッタ法
を用い、第1の導電膜107として、50〜150nmの
厚さで形成したTi膜と、そのTi膜上に重ねてアルミ
ニウム(Al)を300〜400nmの厚さで形成し、さ
らにその上にTi膜を100〜150nmの厚さで形成し
た。(図2(A))
05、n型を付与する不純物元素を含む第2の非晶質半
導体膜106、及び第1の導電膜107はいずれも公知
の方法で作製するものであり、プラズマCVD法やスパ
ッタ法で作製することができる。本実施例では、これら
の膜(104a、105、106、107)をスパッタ
法で、ターゲット及びスパッタガスを適宣切り替えるこ
とにより連続的に形成した。この時、スパッタ装置にお
いて、同一の反応室または複数の反応室を用い、これら
の膜を大気に晒すことなく連続して積層させることが好
ましい。このように、大気に曝さないことで不純物の混
入を防止することができる。
行い、レジストマスク108を形成し、エッチングによ
り不要な部分を除去して配線(後の工程によりソース配
線及びドレイン電極となる)111を形成する。この際
のエッチング方法としてウエットエッチングまたはドラ
イエッチングを用いる。この時、第1の導電膜107、
n型を付与する不純物元素を含む第2の非晶質半導体膜
106、及び第1の非晶質半導体膜105が順次、レジ
ストマスク108をマスクとしてエッチングされ、画素
TFT部においては、第1の導電膜からなる配線11
1、n型を付与する不純物元素を含む第2の非晶質半導
体膜110、及び第1の非晶質半導体膜109がそれぞ
れ形成される。本実施例では、SiCl4とCl2とBC
l3の混合ガスを反応ガスとしたドライエッチングによ
り、Ti膜とAl膜とTi膜を順次積層した第1の導電
膜107をエッチングし、反応ガスをCF4とO2の混合
ガスに代えて第1の非晶質半導体膜105及びn型を付
与する不純物元素を含む第2の非晶質半導体膜106を
選択的に除去した。(図2(B))また、容量部におい
ては容量配線103と絶縁膜104aを残し、同様に端
子部においても、端子101と絶縁膜104aが残る。
後、シャドーマスクを用いてレジストマスクを形成し、
端子部のパッド部分を覆っている絶縁膜104aを選択
的に除去して絶縁膜104bを形成した後、レジストマ
スクを除去する。(図2(C))また、シャドーマスク
に代えてスクリーン印刷法によりレジストマスクを形成
してエッチングマスクとしてもよい。
電膜112を成膜する。(図2(D))また、この時の
上面図を図5に示す。ただし、簡略化のため図5では全
面に成膜された第2の導電膜112は図示していない。
ンジウム(In2O3)や酸化インジウム酸化スズ合金
(In2O3―SnO2、ITOと略記する)などをスパ
ッタ法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しか
し、特にITOのエッチングは残渣が発生しやすいの
で、エッチング加工性を改善するために酸化インジウム
酸化亜鉛合金(In2O3―ZnO)を用いても良い。酸
化インジウム酸化亜鉛合金は表面平滑性に優れ、ITO
と比較して熱安定性にも優れているので、第2の導電膜
112と接触する配線111をAl膜で形成しても腐蝕
反応をすることを防止できる。同様に、酸化亜鉛(Zn
O)も適した材料であり、さらに可視光の透過率や導電
率を高めるためにガリウム(Ga)を添加した酸化亜鉛
(ZnO:Ga)などを用いることができる。
行い、レジストマスク113a〜113cを形成し、エ
ッチングにより不要な部分を除去して第1の非晶質半導
体膜114、ソース領域115及びドレイン領域11
6、ソース電極117及びドレイン電極118、画素電
極119を形成する。(図3(A))
第2の導電膜112をパターニングすると同時に、配線
111とn型を付与する不純物元素を含む第2の非晶質
半導体膜110と第1の非晶質半導体膜109の一部を
エッチングにより除去して開孔を形成する。本実施例で
は、まず、ITOからなる第2の導電膜112を硝酸と
塩酸の混合溶液または塩化系第2鉄系の溶液を用いたウ
エットエッチングにより選択的に除去し、ウエットエッ
チングにより配線111を選択的に除去した後、ドライ
エッチングによりn型を付与する不純物元素を含む第2
の非晶質半導体膜110と非晶質半導体膜109の一部
をエッチングした。なお、本実施例では、ウエットエッ
チングとドライエッチングとを用いたが、実施者が反応
ガスを適宜選択してドライエッチングのみで行ってもよ
いし、実施者が反応溶液を適宜選択してウエットエッチ
ングのみで行ってもよい。
に達しており、凹部を有する第1の非晶質半導体膜11
4が形成される。この開孔によって配線111はソース
配線117とドレイン電極118に分離され、n型を付
与する不純物元素を含む第2の非晶質半導体膜110は
ソース領域115とドレイン領域116に分離される。
また、ソース配線と接する第2の導電膜120は、ソー
ス配線を覆い、後の製造工程、特にラビング処理で生じ
る静電気を防止する役目を果たす。本実施例では、ソー
ス配線上に第2の導電膜120を形成した例を示した
が、第2の導電膜120を除去してもよい。
程において、容量部における絶縁膜104bを誘電体と
して、容量配線103と画素電極119とで保持容量が
形成される。
程において、レジストマスク113cで覆い端子部に形
成された透明導電膜からなる第2の導電膜を残す。
を除去した。この状態の断面図を図3(B)に示した。
なお、図1は1つの画素の上面図であり、A−A'線 及
びB−B'線に沿った断面図がそれぞれ図3(B)に相
当する。
配線端子部501、及びソース配線端子部502の上面
図をそれぞれ図示している。なお、図1〜図3と対応す
る箇所には同じ符号を用いている。また、図9(B)は
図9(A)中のE−E'線 及びF−F'線に沿った断面
図に相当する。図9(A)において、透明導電膜からな
る503は入力端子として機能する接続用の電極であ
る。また、図9(B)において、504は絶縁膜(10
4bから延在する)、505は第1の非晶質半導体膜
(114から延在する)、506はn型を付与する不純
物元素を含む第2の非晶質半導体膜(115から延在す
る)である。
により、3枚のフォトマスクを使用して、逆スタガ型の
nチャネル型TFT201を有する画素TFT部、保持
容量202を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の電気光
学装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
のみに配向膜121を選択的に形成する。配向膜121
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。
向電極122と配向膜123とが設けられた対向基板1
24とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料125を注入する。液晶材料125
は公知のものを適用すれば良く代表的にはTN液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。
ブルプリント配線板(Flexible Printed Circuit:FP
C)を接続する。FPCはポリイミドなどの有機樹脂フ
ィルム129に銅配線128が形成されていて、異方性
導電性接着剤で入力端子を覆う透明導電膜と接続する。
異方性導電性接着剤は接着剤126と、その中に混入さ
れ金などがメッキされた数十〜数百μm径の導電性表面
を有する粒子127により構成され、この粒子127が
入力端子101上の透明導電膜と銅配線128とに接触
することによりこの部分で電気的な接触が形成される。
さらに、この部分の機械的強度を高めるために樹脂層1
30を設ける。(図3(C))
と端子部の配置を説明する図である。基板210上には
画素部211が設けられ、画素部にはゲート配線208
とソース配線207が交差して形成され、これに接続す
るnチャネル型TFT201が各画素に対応して設けら
れている。nチャネル型TFT201のドレイン側には
画素電極119及び保持容量202が接続し、保持容量
202のもう一方の端子は容量配線209に接続してい
る。nチャネル型TFT201と保持容量202の構造
は図3(B)で示すnチャネル型TFT201と保持容
量202と同じものとする。
る入力端子部205が形成され、接続配線206によっ
てゲート配線208に接続している。また、他の端部に
は画像信号を入力する入力端子部203が形成され、接
続配線204によってソース配線207に接続してい
る。ゲート配線208、ソース配線207、容量配線2
09は画素密度に応じて複数本設けられるものである。
また、画像信号を入力する入力端子部212と接続配線
213を設け、入力端子部203と交互にソース配線と
接続させても良い。入力端子部203、205、212
はそれぞれ任意な数で設ければ良いものとし、実施者が
適宣決定すれば良い。
法の一例である。液晶表示装置は、TFTが作製された
基板301の端部には、入力端子部302が形成され、
これは実施例1で示したようにゲート配線と同じ材料で
形成される端子303で形成される。そして対向基板3
04とスペーサ306を内包するシール剤305により
貼り合わされ、さらに偏光板307、308が設けられ
ている。そして、スペーサ322によって筐体321に
固定される。
コン膜で活性層を形成したTFTは、電界効果移動度が
小さく1cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はICチップで形成
され、TAB(tape automatedbonding)方式やCOG
(chip on glass)方式で実装されている。本実施例で
は、ICチップ313に駆動回路を形成し、TAB方式
で実装する例を示す。これにはフレキシブルプリント配
線板(Flexible Printed Circuit:FPC)が用いら
れ、FPCはポリイミドなどの有機樹脂フィルム309
に銅配線310が形成されていて、異方性導電性接着剤
で入力端子302と接続する。入力端子は配線303上
に接して設けられた透明導電膜である。異方性導電性接
着剤は接着剤311と、その中に混入され金などがメッ
キされた数十〜数百μm径の導電性表面を有する粒子3
12により構成され、この粒子312が入力端子302
と銅配線310とに接触することにより、この部分で電
気的な接触が形成される。そしてこの部分の機械的強度
を高めるために樹脂層318が設けられている。
310に接続し、樹脂材料315で封止されている。そ
して銅配線310は接続端子316でその他の信号処理
回路、増幅回路、電源回路などが形成されたプリント基
板317に接続されている。そして、透過型の液晶表示
装置では対向基板304に光源319と光導光体320
が設けられてバックライトとして使用される。
した例を図6に示す。なお、本実施例は、実施例1の図
3(B)の状態まで同一であるので異なる点について以
下に説明する。また、図3(B)に対応する箇所は同一
の符号を用いた。
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、スパッタ法またはプラズマCVD
法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒
化シリコン膜、酸化タンタル膜などの無機絶縁膜を用
い、これらの材料から成る単層または積層構造として形
成しても良い。
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素TFT部においては絶縁膜4
02、端子部においては無機絶縁膜401をそれぞれ形
成する。この無機絶縁膜401、402は、パッシベー
ション膜として機能する。また、端子部においては、第
4のフォトリソグラフィー工程により薄い無機絶縁膜4
01を除去して、端子部の端子101上に形成された透
明導電膜からなる第2の導電膜を露呈させる。
グラフィー工程により、4枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のnチャネル型
TFT、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
電気光学装置を作製するための一方の基板とすることが
できる。
2の構成と自由に組み合わせることが可能である。
の非晶質半導体膜、n型を付与する不純物元素を含む第
2の非晶質半導体膜、及び第1の導電膜をスパッタ法で
積層形成した例を示したが、本実施例では、プラズマC
VD法を用いた例を示す。
体膜、及びn型を付与する不純物元素を含む第2の非晶
質半導体膜をプラズマCVD法で形成した。
コン膜を用い、プラズマCVD法により150nmの厚
さで形成する。この時、プラズマCVD装置において、
電源周波数13〜70MHz、好ましくは27〜60M
Hzで行えばよい。電源周波数27〜60MHzを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Si
H4とNH3にN2Oを添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているの
で、この用途に対して好ましい材料となる。勿論、ゲー
ト絶縁膜はこのような酸化窒化シリコン膜に限定される
ものでなく、酸化シリコン膜、窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。また、下
層を窒化シリコン膜とし、上層を酸化シリコン膜とする
積層構造としても良い。
は、プラズマCVD法で、オルトケイ酸テトラエチル
(Tetraethyl Orthosilicate:TEOS)とO2とを混
合し、反応圧力40Pa、基板温度250〜350℃と
し、高周波(13.56MHz)電力密度0.5〜0.8W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後300〜400
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
的には、プラズマCVD法で水素化非晶質シリコン(a
−Si:H)膜を100nmの厚さに形成する。この
時、プラズマCVD装置において、電源周波数13〜7
0MHz、好ましくは27〜60MHzで行えばよい。
電源周波数27〜60MHzを使うことにより成膜速度
を向上することが可能となり、成膜された膜は、欠陥密
度の少ないa−Si膜となるため好ましい。その他、こ
の第1の非晶質半導体膜には、微結晶半導体膜、非晶質
シリコンゲルマニウム膜などの非晶質構造を有する化合
物半導体膜を適用することも可能である。
導体膜のプラズマCVD法による成膜において、100
〜100kHzのパルス変調放電を行えば、プラズマC
VD法の気相反応によるパーティクルの発生を防ぐこと
ができ、成膜においてピンホールの発生を防ぐことがで
きるため好ましい。
素を含有する半導体膜として、n型を付与する不純物元
素を含む第2の非晶質半導体膜を20〜80nmの厚さ
で形成する。例えば、n型の不純物元素を含有するa−
Si:H膜を形成すれば良く、そのためにシラン(Si
H4)に対して0.1〜5%の濃度でフォスフィン(P
H3)を添加する。或いは、n型を付与する不純物元素
を含む第2の非晶質半導体膜106に代えて水素化微結
晶シリコン膜(μc−Si:H)を用いても良い。
ことにより、連続的に形成することができる。また、プ
ラズマCVD装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで特に、第1の非晶質半導体膜へ
の不純物の混入を防止することができる。
れか一と組み合わせることが可能である。
は、絶縁膜、第1の非晶質半導体膜、n型を付与する不
純物元素を含む第2の非晶質半導体膜、第1の導電膜を
順次、連続的に積層する例を示した。このように連続的
に成膜する場合において使用する複数のチャンバーを備
えた装置の一例を図10に示した。
ステム)の上面からみた概要を示す。図10において、
10〜15が気密性を有するチャンバーである。各チャ
ンバーには、真空排気ポンプ、不活性ガス導入系が配置
されている。
(処理基板)30をシステムに搬入するためのロードロ
ック室である。11は絶縁膜104を成膜するための第
1のチャンバーである。12は第1の非晶質半導体膜1
05を成膜するための第2のチャンバーである。13は
n型を付与する第2の非晶質半導体膜106を成膜する
ための第3のチャンバーである。14は第1の導電膜1
07を成膜するための第4のチャンバーである。また、
20は各チャンバーに対して共通に配置された試料の共
通室である。
態に真空引きされた後、さらに不活性ガス、ここでは窒
素によりパージされている状態(常圧)とする。また、
全てのゲート弁22〜27を閉鎖した状態とする。
ット28ごとロードロック室10に搬入される。カセッ
トの搬入後、図示しないロードロック室の扉を閉鎖す
る。この状態において、ゲート弁22を開けてカセット
から処理基板30を1枚取り出し、ロボットアーム21
によって共通室20に取り出す。この際、共通室におい
て位置合わせが行われる。なお、この基板30は実施例
1に従って得られた配線101、102、103が形成
されたものを用いた。
ト弁23を開ける。そして第1のチャンバー11へ処理
基板30を移送する。第1のチャンバー内では150℃
から300℃の温度で成膜処理を行い、絶縁膜104を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマCVD法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
アームによって共通室に引き出され、第2のチャンバー
12に移送される。第2のチャンバー内では第1のチャ
ンバーと同様に150℃〜300℃の温度で成膜処理を
行い、プラズマCVD法で第1の非晶質半導体膜105
を得る。なお、第1の非晶質半導体膜としては、微結晶
半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲル
マニウム膜、またはこれらの積層膜等を使用することが
できる。また、第1の非晶質半導体膜の形成温度を35
0℃〜500℃として水素濃度を低減するための熱処理
を省略してもよい。なお、ここではプラズマCVD法が
可能なチャンバーを用いたが、ターゲットを用いたスパ
ッタ法が可能なチャンバーを用いても良い。
基板は共通室に引き出され、第3のチャンバー13に移
送される。第3のチャンバー内では第2のチャンバーと
同様に150℃〜300℃の温度で成膜処理を行い、プ
ラズマCVD法でn型を付与する不純物元素(Pまたは
As)を含む第2の非晶質半導体膜106を得る。な
お、ここではプラズマCVD法が可能なチャンバーを用
いたが、ターゲットを用いたスパッタ法が可能なチャン
バーを用いても良い。
晶質半導体膜の成膜終了後、処理基板は共通室に引き出
され、第4のチャンバー14に移送される。第4のチャ
ンバー内では金属ターゲットを用いたスパッタ法で第1
の導電膜107を得る。
被処理基板はロボットアームによってロードロック室1
5に移送されカセット29に収納される。
いことはいうまでもない。また、本実施例は実施例1乃
至4のいずれか一と自由に組み合わせることが必要であ
る。
バーを用いて連続的に積層する例を示したが、本実施例
では図11に示した装置を用いて一つのチャンバー内で
高真空を保ったまま連続的に積層した。
を用いた。図11において、40は処理基板、50は共
通室、44、46はロードロック室、45はチャンバ
ー、42、43はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。
自由に組み合わせることができる。
ャンバー45に複数のターゲットを用意し、順次、反応
ガスを入れ替えて絶縁膜104、第1の非晶質半導体膜
105、n型を付与する不純物元素を含む第2の非晶質
半導体膜106、第1の導電膜107を積層形成すれば
よい。
次、反応ガスを入れ替えて絶縁膜104、第1の非晶質
半導体膜105、n型を付与する不純物元素を含む第2
の非晶質半導体膜106を積層形成すればよい。
る不純物元素を含む第2の非晶質半導体膜をスパッタ法
で形成した例を示したが、本実施例では、プラズマCV
D法で形成する例を示す。なお、本実施例はn型を付与
する不純物元素を含む第2の非晶質半導体膜の形成方法
以外は実施例1と同一であるため異なる点についてのみ
以下に述べる。
シラン(SiH4)に対して0.1〜5%の濃度でフォ
スフィン(PH3)を添加すれば、n型を付与する不純
物元素を含む第2の非晶質半導体膜を得ることができ
る。
る不純物元素を含む第2の非晶質半導体膜をプラズマC
VD法で形成した例を示したが、本実施例では、n型を
付与する不純物元素を含む微結晶半導体膜を用いた例を
示す。
40〜200℃とし、水素で希釈したシランガス(Si
H4:H2=1:10〜100)とフォスフィン(P
H3)との混合ガスを反応ガスとし、ガス圧を0.1〜
10Torr、放電電力を10〜300mW/cm2と
することで微結晶珪素膜を得ることができる。また、こ
の微結晶珪素膜成膜後にリンをプラズマドーピングして
形成してもよい。
て、電気光学装置の組み立てる様子を模式的に示す図で
ある。第1の基板には画素領域803、外部入出力端子
804、接続配線805が形成されている。点線で囲ま
れた領域は、走査線側のICチップ貼り合わせ領域80
1とデータ線側のICチップ貼り合わせ領域802であ
る。第2の基板808には対向電極809が形成され、
シール材810で第1の基板800と貼り合わせる。シ
ール材810の内側には液晶が封入され液晶層811を
形成する。第1の基板と第2の基板とは所定の間隔を持
って貼り合わせるが、ネマチック液晶の場合には3〜8
μm、スメチック液晶の場合には1〜4μmとする。
と走査線側とで回路構成が異なる。ICチップは第1の
基板に実装する。外部入出力端子804には、外部から
電源及び制御信号を入力するためのFPC(フレキシブ
ルプリント配線板:Flexible Printed Circuit)812
を貼り付ける。FPC812の接着強度を高めるために
補強板813を設けても良い。こうして電気光学装置を
完成させることができる。ICチップは第1の基板に実
装する前に電気検査を行えば電気光学装置の最終工程で
の歩留まりを向上させることができ、また、信頼性を高
めることができる。
る方法は、異方性導電材を用いた接続方法やワイヤボン
ディング方式などを採用することができる。図13にそ
の一例を示す。図13(A)は第1の基板901にIC
チップ908が異方性導電材を用いて実装する例を示し
ている。第1の基板901上には画素領域902、引出
線906、接続配線及び入出力端子907が設けられて
いる。第2の基板はシール材904で第1の基板901
と接着されており、その間に液晶層905が設けられて
いる。
方の端にはFPC912が異方性導電材で接着されてい
る。異方性導電材は樹脂915と表面にAuなどがメッ
キされた数十〜数百μm径の導電性粒子914から成
り、導電性粒子914により接続配線及び入出力端子9
07とFPC912に形成された配線913とが電気的
に接続されている。ICチップ908も同様に異方性導
電材で第1の基板に接着され、樹脂911中に混入され
た導電性粒子910により、ICチップ908に設けら
れた入出力端子909と引出線906または接続配線及
び入出力端子907と電気的に接続されている。
板にICチップを接着材916で固定して、Auワイヤ
917によりスティックドライバの入出力端子と引出線
または接続配線とを接続しても良い。そして樹脂918
で封止する。
を基にした方法に限定されるものではなく、ここで説明
した以外にも公知のCOG方法やワイヤボンディング方
法、或いはTAB方法を用いることが可能である。
一と自由に組み合わせることが可能である。
光学装置に対応するアクティブマトリクス基板の作製方
法を示したが、本実施例では図14、図15を用いて、
反射型の液晶表示装置に適用する例について示す。図1
4は断面図であり、図15は上面図であり、図15中の
鎖線G―G’で切断した面での断面構造とH−H’で切
断した面での断面構造を図14に示した。
本実施例は、基板としてガラス基板、石英基板、プラス
チック基板のような透光性を有する基板の他に、反射型
であるため、半導体基板、ステンレス基板、セラミック
基板などに絶縁膜を形成したものでもよい。
を形成した後、第1のマスク(フォトマスク1枚目)で
ゲート配線600及びを凸部601形成する。この凸部
は、ゲート配線とソース配線とで囲まれた領域、即ち画
素電極が形成されて表示領域となる領域に配置する。な
お、凸部601の形状は特に限定されず、径方向の断面
が多角形であってもよいし、左右対称でない形状であっ
てもよい。例えば、凸部601の形状は円柱状や角柱状
であってもよいし、円錐状や角錐状であってもよい。ま
た、凸部601を規則的に配置しても不規則に配置して
もよい。本実施例ではゲート配線がテーパー形状である
ことが望ましいため、凸部601もテーパー形状を有す
る角錐形状となった。
第1の非晶質半導体膜、n型を付与する不純物元素を含
む第2の非晶質半導体膜、及び第1の導電膜を順次、積
層形成する。なお、非晶質半導体膜に代えて微結晶半導
体膜を用いてもよいし、n型を付与する不純物元素を含
む非晶質半導体膜に代えてn型を付与する不純物元素を
含む微結晶半導体膜を用いてもよい。さらに、これらの
膜はスパッタ法やプラズマCVD法を用いて複数のチャ
ンバー内または同一チャンバー内で連続的に大気に曝す
ことなく形成することができる。大気に曝さないように
することで不純物の混入を防止できる。
れた基板上に形成され、表面に凸凹を有している。
目)で上記第1の導電膜をパターニングして第1の導電
膜からなる配線(後にソース配線及び電極(ドレイン電
極)となる)を形成し、上記第2の非晶質半導体膜をパ
ターニングしてn型を付与する不純物元素を含む第2の
非晶質半導体膜を形成し、上記第1の非晶質半導体膜を
パターニングして第1の非晶質半導体膜を形成する。
なお、第2の導電膜としては、反射性を有する導電膜を
用いる。
目)で上記第2の導電膜をパターニングして第2の導電
膜からなる画素電極604を形成し、上記配線をパター
ニングしてソース配線608及び電極(ドレイン電極)
609を形成し、n型を付与する不純物元素を含む第2
の非晶質半導体膜をパターニングしてn型を付与する不
純物元素を含む第2の非晶質半導体膜からなるソース領
域606及びドレイン領域607を形成し、上記第1の
非晶質半導体膜を一部除去して第1の非晶質半導体膜6
05を形成する。
膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜
602上に画素電極604が形成されるので、画素電極
604の表面に凹凸を持たせて光散乱性を図ることがで
きる。
TFT部の作製する際、フォトリソグラフィー技術で使
用するフォトマスクの数を3枚とすることができる。従
来では、凸凹部を形成する工程を増やす必要があった
が、本実施例はゲート配線と同時に凸部を作製するた
め、全く工程を増やすことなく画素電極に凸凹部を形成
することができた。
か一と自由に組み合わせることができる。
ラスチック基板(或いはプラスチックフィルム)を用い
た例を示す。なお、本実施例は基板としてプラスチック
基板を用いること以外は実施例1とほぼ同一であるため
異なる点についてのみ以下に述べる。
(ポリエチレンサルファイル)、PC(ポリカーボネー
ト)、PET(ポリエチレンテレフタレート)もしくは
PEN(ポリエチレンナフタレート)を用いることがで
きる。
て作製すればアクティブマトリクス基板が完成する。た
だし、絶縁膜、第1の非晶質半導体膜、及びn型を付与
する不純物元素を含む第2の非晶質半導体膜は、成膜温
度が比較的低温であるスパッタ法で形成することが望ま
しい。
を設けることができるとともに、さらなる表示装置の軽
量化を図ることができる。また、基板がプラスチックで
あるため、フレキシブルな電気光学装置にすることも可
能である。また、組み立てが容易となる。
0のいずれか一と自由に組合せることができる。
同じ材料膜を利用して画素部以外の領域に保護回路を設
ける例を図16を用いて示す。
り、画素部から延長されたゲート配線またはソース配線
または容量配線を示している。また、第2の導電膜から
なる電極701は、配線701が形成されていない領域
を埋めるように、且つ配線701と重ならないように形
成される。本実施例は、マスクを増やすことなく保護回
路を形成する例を示したが、特に図16(A)の構成に
限定されないことは言うまでもない。例えば、マスクを
増やして保護ダイオードやTFTで保護回路を形成して
もよい。
いる。
おいて製造装置と絶縁体基板との摩擦による静電気の発
生を防止することができる。特に、製造工程で行われる
液晶配向処理のラビング時に発生する静電気からTFT
等を保護することができる。
れか一と自由に組み合わせることができる。
いずれか一を実施して形成されたボトムゲート型TFT
は様々な電気光学装置(アクティブマトリクス型液晶デ
ィスプレイ、アクティブマトリクス型ELディスプレ
イ、アクティブマトリクス型ECディスプレイ)に用い
ることができる。即ち、それら電気光学装置を表示部に
組み込んだ電子機器全てに本願発明を実施できる。
ラ、デジタルカメラ、プロジェクター(リア型またはフ
ロント型)、ヘッドマウントディスプレイ(ゴーグル型
ディスプレイ)、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末(モバイルコン
ピュータ、携帯電話または電子書籍等)などが挙げられ
る。それらの一例を図17及び図18に示す。
あり、本体2001、画像入力部2002、表示部20
03、キーボード2004等を含む。本発明を表示部2
003に適用することができる。
2101、表示部2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6等を含む。本発明を表示部2102に適用することが
できる。
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示部2205等を含む。本発明は表示部2205に適用
できる。
あり、本体2301、表示部2302、アーム部230
3等を含む。本発明は表示部2302に適用することが
できる。
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示部2402、スピーカ部240
3、記録媒体2404、操作スイッチ2405等を含
む。なお、このプレーヤーは記録媒体としてDVD(D
igtial Versatile Disc)、CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部2402に適用
することができる。
体2501、表示部2502、接眼部2503、操作ス
イッチ2504、受像部(図示しない)等を含む。本願
発明を表示部2502に適用することができる。
01、音声出力部2902、音声入力部2903、表示
部2904、操作スイッチ2905、アンテナ2906
等を含む。本願発明を表示部2904に適用することが
できる。
り、本体3001、表示部3002、3003、記憶媒
体3004、操作スイッチ3005、アンテナ3006
等を含む。本発明は表示部3002、3003に適用す
ることができる。
3101、支持台3102、表示部3103等を含む。
本発明は表示部3103に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例1〜12のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
ィー工程により、3枚のフォトマスクを使用して、逆ス
タガ型のnチャネル型TFTを有する画素TFT部、及
び保持容量を備えた電気光学装置を実現することができ
る。
4回のフォトリソグラフィー工程により、4枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のnチャネル型TFTを有する画素TFT部、及び保持
容量を備えた電気光学装置を実現することができる。
す断面図。
す断面図。
す上面図。
す上面図。
を説明する上面図。
Claims (35)
- 【請求項1】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
は、前記非晶質半導体膜の端面及び前記電極の端面と概
略一致することを特徴とする半導体装置。 - 【請求項2】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
は、前記非晶質半導体膜の端面及び前記電極の端面と概
略一致し、もう一つの端面は、前記画素電極の端面及び
前記電極のもう一つの端面と概略一致することを特徴と
する半導体装置。 - 【請求項3】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ソース配線の下方には、前記非晶質半導体膜と、n
型を付与する不純物元素を含む非晶質半導体膜とが積層
されていることを特徴とする半導体装置。 - 【請求項4】請求項1乃至3のいずれか一において、前
記半導体装置は、前記画素電極が透明導電膜からなる透
過型の液晶表示装置であることを特徴とする半導体装
置。 - 【請求項5】請求項1乃至3のいずれか一において、前
記半導体装置は、前記画素電極がAlまたはAgを主成
分とする膜またはそれらの積層膜からなる反射型の液晶
表示装置であることを特徴とする半導体装置。 - 【請求項6】ゲート配線と、ソース配線と、反射性を有
する画素電極とを有する半導体装置であって、 絶縁表面上に形成されたゲート配線及び凸部と、 前記ゲート配線及び前記凸部上に形成されて表面に凸凹
を有する絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成され、且つ表面に凸凹を有する絶縁膜
上に形成されて表面に凸凹を有する画素電極と、を有し
ていることを特徴とする半導体装置。 - 【請求項7】請求項6において、前記ゲート配線及び前
記凸部は、同一材料からなることを特徴とする半導体装
置。 - 【請求項8】請求項6または請求項7において、前記ド
レイン領域または前記ソース領域の一つの端面は、前記
非晶質半導体膜の端面及び前記電極の端面と概略一致す
ることを特徴とする半導体装置。 - 【請求項9】請求項6乃至8のいずれか一において、前
記ドレイン領域または前記ソース領域の一つの端面は、
前記非晶質半導体膜の端面及び前記電極の端面と概略一
致し、もう一つの端面は、前記画素電極の端面及び前記
電極のもう一つの端面と概略一致することを特徴とする
半導体装置。 - 【請求項10】請求項1乃至9のいずれか一において、
前記ソース領域及び前記ドレイン領域は、n型を付与す
る不純物元素を含む非晶質半導体膜からなることを特徴
とする半導体装置。 - 【請求項11】請求項1乃至10のいずれか一におい
て、前記絶縁膜、前記非晶質半導体膜、前記ソース領
域、及び前記ドレイン領域は、大気に曝されることなく
連続的に形成されたことを特徴とする半導体装置。 - 【請求項12】請求項1乃至11のいずれか一におい
て、前記絶縁膜、前記非晶質半導体膜、前記ソース領
域、または前記ドレイン領域は、スパッタ法により形成
されたことを特徴とする半導体装置。 - 【請求項13】請求項1乃至11のいずれか一におい
て、前記絶縁膜、前記非晶質半導体膜、前記ソース領
域、または前記ドレイン領域は、プラズマCVD法によ
り形成されたことを特徴とする半導体装置。 - 【請求項14】請求項1乃至13のいずれか一におい
て、前記ゲート配線は、Al、Cu、Ti、Mo、W、
Ta、NdまたはCrから選ばれた元素を主成分とする
膜またはそれらの合金膜またはそれらの積層膜からなる
ことを特徴とする半導体装置。 - 【請求項15】請求項1乃至14のいずれか一におい
て、前記ソース領域及び前記ドレイン領域は、前記非晶
質半導体膜及び前記電極と同一のマスクにより形成され
たことを特徴とする半導体装置。 - 【請求項16】請求項1乃至15のいずれか一におい
て、前記ソース領域及び前記ドレイン領域は、前記ソー
ス配線と同一のマスクにより形成されたことを特徴とす
る半導体装置。 - 【請求項17】請求項1乃至16のいずれか一におい
て、前記ソース領域及び前記ドレイン領域は、前記ソー
ス配線及び前記画素電極と同一のマスクにより形成され
たことを特徴とする半導体装置。 - 【請求項18】請求項1乃至17のいずれか一におい
て、前記画素電極は前記絶縁膜と接していることを特徴
とする半導体装置。 - 【請求項19】請求項1乃至17のいずれか一におい
て、前記非晶質半導体膜のうち、前記ソース領域及びド
レイン領域と接する領域における膜厚は、前記ソース領
域と接する領域と前記ドレイン領域と接する領域との間
の領域における膜厚より厚いことを特徴とする半導体装
置。 - 【請求項20】請求項1乃至19のいずれか一におい
て、前記半導体装置は、パーソナルコンピュータ、ビデ
オカメラ、携帯型情報端末、デジタルカメラ、デジタル
ビデオディスクプレーヤー、または電子遊技機器である
ことを特徴とする半導体装置。 - 【請求項21】第1のマスクでゲート配線及び凸部を形
成する第1工程と、 前記ゲート配線及び前記凸部を覆う絶縁膜を形成する第
2工程と、 前記絶縁膜上に第1の非晶質半導体膜を形成する第3工
程と、 前記第1の非晶質半導体膜上にn型を付与する不純物元
素を含む第2の非晶質半導体膜を形成する第4工程と、 前記第2の非晶質半導体膜上に第1の導電膜を形成する
第5工程と、 第2のマスクで前記第1の非晶質半導体膜をパターニン
グし、前記第2のマスクで前記第2の非晶質半導体膜を
パターニングし、前記第2のマスクで前記第1の導電膜
をパターニングして前記第1の導電膜からなる配線を形
成する第6工程と、 前記配線と接して重なる第2の導電膜を形成する第7工
程と、 第3のマスクで前記第2の導電膜をパターニングして前
記第2の導電膜からなる画素電極を形成し、前記第3の
マスクで前記配線をパターニングしてソース配線及び電
極を形成し、前記第3のマスクで前記第2の非晶質半導
体膜をパターニングして前記第2の非晶質半導体膜から
なるソース領域及びドレイン領域を形成し、前記第3の
マスクで前記第1の非晶質半導体膜の一部除去を行う第
8工程と、を有することを特徴とする半導体装置の作製
方法。 - 【請求項22】請求項21において、前記ゲート配線及
び前記凸部は、同一材料であることを特徴とする半導体
装置の作製方法。 - 【請求項23】請求項21または請求項22において、
前記絶縁膜は、凸部が形成された基板上に形成され、表
面に凸凹を有していることを特徴とする半導体装置の作
製方法。 - 【請求項24】請求項21乃至23のいずれか一におい
て、前記画素電極は、凸凹が形成された絶縁膜上に形成
され、表面に凸凹を有していることを特徴とする半導体
装置の作製方法。 - 【請求項25】第1のマスクでゲート配線を形成する第
1工程と、 前記ゲート配線を覆う絶縁膜を形成する第2工程と、 前記絶縁膜上に第1の非晶質半導体膜を形成する第3工
程と、 前記第1の非晶質半導体膜上にn型を付与する不純物元
素を含む第2の半導体膜を形成する第4工程と、 前記第2の非晶質半導体膜上に第1の導電膜を形成する
第5工程と、 第2のマスクで前記第1の非晶質半導体膜をパターニン
グし、前記第2のマスクで前記第2の非晶質半導体膜を
パターニングし、前記第2のマスクで前記第1の導電膜
をパターニングして前記第1の導電膜からなる配線を形
成する第6工程と、 前記配線と接して重なる第2の導電膜を形成する第7工
程と、 第3のマスクで前記第2の導電膜をパターニングし、前
記第2の導電膜からなる画素電極を形成し、前記第3の
マスクで前記配線をパターニングしてソース配線及び電
極を形成し、前記第3のマスクで前記第2の非晶質半導
体膜をパターニングして前記第2の非晶質半導体膜から
なるソース領域及びドレイン領域を形成し、前記第3の
マスクで前記第1の非晶質半導体膜の一部除去を行う第
8工程と、を有することを特徴とする半導体装置の作製
方法。 - 【請求項26】請求項21乃至25のいずれか一におい
て、前記第2工程から前記第5工程まで、大気に曝され
ることなく連続的に形成することを特徴とする半導体装
置の作製方法。 - 【請求項27】請求項21乃至26のいずれか一におい
て、前記絶縁膜は、スパッタ法により形成することを特
徴とする半導体装置の作製方法。 - 【請求項28】請求項21乃至27のいずれか一におい
て、前記第1の非晶質半導体膜は、スパッタ法により形
成することを特徴とする半導体装置の作製方法。 - 【請求項29】請求項21乃至28のいずれか一におい
て、前記第2の非晶質半導体膜は、スパッタ法により形
成することを特徴とする半導体装置の作製方法。 - 【請求項30】請求項21乃至29のいずれか一におい
て、前記第2工程から前記第5工程まで、同一チャンバ
ー内で連続的に形成することを特徴とする半導体装置の
作製方法。 - 【請求項31】請求項21または請求項25において、
前記絶縁膜は、プラズマCVD法により形成することを
特徴とする半導体装置の作製方法。 - 【請求項32】請求項21または請求項25において、
前記第1の非晶質半導体膜は、プラズマCVD法により
形成することを特徴とする半導体装置の作製方法。 - 【請求項33】請求項21、請求項31、または請求項
32において、前記第2の非晶質半導体膜は、プラズマ
CVD法により形成することを特徴とする半導体装置の
作製方法。 - 【請求項34】請求項25乃至33のいずれか一におい
て、前記第2の導電膜は、透明導電膜であることを特徴
とする半導体装置の作製方法。 - 【請求項35】請求項21乃至34のいずれか一におい
て、前記第2の導電膜は、反射性を有する導電膜である
ことを特徴とする半導体装置の作製方法。
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