JP4332244B2 - Ｍｏｓ型容量素子 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に液晶表示装置に関し、特にＭＯＳ（金属−酸化物−半導体）容量を有する液晶表示装置およびその製造方法に関する。さらに本発明はかかるＭＯＳ容量、およびかかるＭＯＳ容量を有する半導体装置、またそれらの製造方法に関する。
【０００３】
液晶表示装置は従来より低消費電力で小型の情報表示装置として、いわゆるノートブック型パーソナルコンピュータなど、携帯型の情報処理装置に広く使われている。
【０００４】
一方、液晶表示装置の用途はかかる携帯型の情報処理装置に限定されるものではなく、今日ではいわゆるデスクトップ型の情報処理装置においても、従来のＣＲＴ表示装置を置き換えるようになっている。さらに、液晶表示装置はいわゆるハイビジョン（ＨＤＴＶ）の表示装置としても有望であり、特に投写型ＨＤＴＶ表示装置への応用が研究されている。
【０００５】
これらの高性能大面積液晶表示装置の場合、従来の単純マトリクス駆動方式を使ったのでは応答速度あるいはコントラスト比、さらには色の純度などの点で必要な仕様を満足することができず、このため各々の画素を対応する薄膜トランジスタ（ＴＦＴ）により駆動するアクティブマトリクス駆動方式が使われている。アクティブマトリクス駆動方式の液晶表示装置では、従来よりＴＦＴの活性領域にアモルファスシリコンを使ったアモルファスシリコン液晶表示装置が使われているが、アモルファスシリコンは電子移動度が小さく、前記高性能液晶表示装置で要求される仕様を満足することができない。このため、これらの高性能液晶表示装置ではＴＦＴとしてポリシリコンＴＦＴを使う必要がある。
【０００６】
一般にアクティブマトリクス駆動方式の液晶表示装置では、液晶層に印加される駆動電圧を保持するために、各々のＴＦＴに対応してキャパシタが使われる。かかるキャパシタは通常のキャパシタのように一対の金属電極とその間に介在する誘電体膜とで形成してもよいが、微細化されたポリシリコンＴＦＴと協働するキャパシタは、いわゆるＭＯＳ構造で形成するのが有利である。
【従来の技術】
【０００７】
図１は、従来のアクティブマトリクス駆動型液晶表示装置の概略的な構成を示す。
【０００８】
図１を参照するに、液晶表示装置は多数のＴＦＴおよびこれに協働する透明画素電極を担持するＴＦＴガラス基板１Ａと、前記ＴＦＴ基板１Ａ上に形成された対向ガラス基板１Ｂとよりなり、基板１Ａと１Ｂとの間には液晶層１が、シール部材１Ｃにより封入されている。図示の液晶表示装置では、前記透明画素電極を対応するＴＦＴを介して選択的に駆動することにより、液晶層中において、前記選択された画素電極に対応して、液晶分子の配向を選択的に変化させる。さらに、前記ガラス基板１Ａおよび１Ｂの外側には、それぞれ図示しないが偏光板が、直交ニコル状態で配設されている。また、ガラス基板１Ａおよび１Ｂの内側には、図示を省略したが前記液晶層１に接するように分子配向膜が形成され、液晶分子の配向方向を規制する。
【０００９】
図２は前記ＴＦＴガラス基板１Ａの一部を拡大して示す。
【００１０】
図２を参照するに、前記ガラス基板１Ａ上には走査信号を供給される多数のパッド電極１３Ａおよびこれから延在する多数の走査電極１３と、ビデオ信号を供給される多数のパッド電極１２Ａおよびこれから延在する多数の信号電極１２とが、走査電極１３の延在方向と信号電極１２の延在方向とが略直交するように形成されており、前記走査電極１３と前記信号電極１２との交点には、ＴＦＴ１１が形成されている。さらに、前記基板１Ａ上には、各々のＴＦＴ１１に対応して透明画素電極１４が形成されており、各々のＴＦＴ１１は対応する走査電極１３上の走査信号により選択され、対応する信号電極１２上のビデオ信号により、協働する透明画素電極１４を駆動する。
【００１１】
図３は図２の液晶表示装置の１画素分の液晶セル駆動回路構成を示す。
【００１２】
図３を参照するに、図１の液晶層１中には複数の画素に対応して複数の液晶セル１５が画成されており、図１のガラス基板１Ａに対応するＴＦＴ基板上には前記ＴＦＴ１１が、前記液晶セル１５に対応してマトリクス状に形成される。また前記ＴＦＴ基板１Ａ上には前記ＴＦＴ１１にビデオ信号を供給する信号線１２が互いに実質的に平行に、列方向に延在し、さらに前記ＴＦＴ１１を制御するゲート制御線（走査電極）１３が互いに実質的に平行に行方向に延在する。図示の例では前記ＴＦＴ１１は互いに直列に接続された一対のＴＦＴ１１Ａ，１１Ｂよりなり、画素電極１４を介して対応する液晶セル１５を駆動する。さらに前記ＴＦＴ１１には前記液晶セル１５に並列に、キャパシタ１６が接続される。前記キャパシタ１６は前記液晶セル１５に印加される駆動電圧を保持する蓄積キャパシタンスを形成する。その際、前記キャパシタ１６は画素電極１４と容量線１７との間に接続される。
【００１３】
前記蓄積キャパシタンス１６は先にも説明したように、一対の金属電極パターンの間に誘電体膜を保持した構成としてもよいが、アクティブマトリクス駆動方式の液晶表示装置ではＭＯＳキャパシタの形に形成する方が有利である。
【００１４】
図４は、かかる従来のＭＯＳキャパシタを有する液晶表示装置の回路構成を示す。
【００１５】
図４を参照するに、液晶セルは前記ＴＦＴ基板１Ａに対応するガラス基板１０Ａと、前記ガラス基板１０Ａ上に形成されたポリシリコンパターン１０Ｂと、前記ガラス基板１０Ａ上に前記ポリシリコンパターン１０Ｂを覆うように形成された酸化膜１０Ｃとよりなり、前記ＴＦＴ１１は前記ポリシリコンパターン１０Ｂ中に形成されたｎ＋型の拡散領域１０ａ，１０ｂおよび１０ｃと、前記酸化膜１０Ｃ上、前記拡散領域１０ａと１０ｂとの間に形成されたＡｌあるいはポリシリコンよりなるゲート電極１１ａと、前記酸化膜１０Ｃ上、前記拡散領域１０ｂと１０ｃとの間に形成された、同様なＡｌあるいはポリシリコンよりなるゲート電極１１ｂとよりなる。ただし、前記ゲート電極１１ａは前記ＴＦＴ１１Ａに対応し、また前記ゲート電極１１ｂは前記ＴＦＴ１１Ｂに対応する。また、前記酸化膜１０Ｃは前記ゲート電極１１ａ，１１ｂの下においてゲート絶縁膜を形成する。また、前記拡散領域１０ａに前記信号線１２が接続され、さらに前記ゲート電極１１ａ，１１ｂに前記ゲート制御線１３が接続される。
【００１６】
図４の構成では、さらに前記拡散領域１１ｃが図中右方に延在し、ｎ＋型拡散領域１０ｄを形成する。さらに、前記酸化膜１０Ｃ上には前記拡散領域１０ｄに対応して前記ゲート電極１１ａ，１１ｂと同様なＡｌあるいはポリシリコンよりなる電極１１ｃが、キャパシタ電極として形成される。前記電極１１ｃおよび拡散領域１０ｄは前記キャパシタ１６のキャパシタ電極を構成する。
【００１７】
かかる構成の液晶表示装置では、前記ゲートバス線１３上の選択信号により前記ＴＦＴ１１Ａおよび１１Ｂがターンオンし、前記信号線１２上のビデオ信号により前記キャパシタ１６が、前記拡散領域１０ｄを介して充電される。その結果、前記拡散領域１０ｃおよび拡散領域１０ｄに接続された画素電極１４の電位が、次の選択信号が入来するまで所定の駆動電位に保持される。
【００１８】
一方、かかる従来の液晶表示装置では、前記拡散領域１０ａ，１０ｂおよび１０ｃは前記ゲート電極１１ａ，１１ｂをマスクに自己整合的に形成することができるが、前記拡散領域１０ｄは自己整合工程では形成できない。すなわち、前記拡散領域１０ｄを形成するには別にマスクを使い、イオン注入工程を拡散領域１０ａ〜１０ｃとは別に行なう必要がある。
【００１９】
しかし、このように拡散領域１０ｄを形成するのに別のマスク工程および別のイオン注入工程を使った場合、工程数が大幅に増大してしまい、しかもマスクずれに伴うしきい値変動等、不良の確率が増大してしまうおそれがある。さらに、図２の構成では仮に拡散領域１０ａ〜１０ｃを自己整合工程ではなく、拡散領域１０ｄと同時に同一のマスク工程で形成することも考えられるが、このような工程では前記酸化膜１０Ｃの形成工程が前記イオン注入工程の後に実行されるため、ポリシリコンパターン１０Ｂの表面が不純物元素により汚染されやすい。半導体集積回路を製造する場合には、かかる不純物元素は洗浄により除去されるが、ガラス基板を使った液晶表示装置の場合、徹底的な洗浄を行なうことができず、このため、一度不純物元素による汚染が生じると、不純物元素がポリシリコンパターン１０Ｂ上に残留しやすい。
【発明が解決しようとする課題】
【００２０】
これに対し、図５は図４の液晶表示装置の上記課題を解決した別の従来の液晶表示装置の構成を示す。ただし図５中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２１】
図５を参照するに、図示の液晶表示装置では、前記ＴＦＴ１１Ａ，１１Ｂを構成するｎ＋型拡散領域１０ａ〜１０ｃの他に、同様なｎ＋ 型拡散領域１０ｅが前記ポリシリコンパターン１０Ｂ中に、前記ゲート電極１１ａ，１１ｂおよびキャパシタ電極１１ｃをマスクとして自己整合工程により形成されており、このため製造工程数が増える問題およびポリシリコンパターン１０Ｂの不純物元素による汚染の問題は回避される。図３の構成では、前記電極１１ｃに前記容量線１７を介して所定の電圧を印加し、前記ポリシリコンパターン１０Ｂ中に、拡散領域１０ｃと１０ｅとの間の真性あるいは低濃度ドープ領域１０ｆにおいて表面蓄積層を誘起する。前記領域１０ｆは前記ポリシリコンパターン１０Ｂ中、拡散領域１０ａと１０ｂの間、あるいは拡散領域１０ｃと１０ｄとの間に形成されるチャネル領域と同様な不純物濃度を有する。
【００２２】
図５の構成はこのように上記図４の構成の問題点は回避することができるが、前記領域１０ｆに表面蓄積層を誘起するためには前記容量線１７を駆動するのに別に電源が必要で、このため液晶表示装置中の駆動回路が複雑になり、製造費用が増大する問題が避けられない。さらに、図３の回路図よりわかるように、このような高電圧を印加される容量線１７が前記ＴＦＴ基板１０Ａ上において信号線１２と交差するが、前記容量線１７と信号線１２との間には薄い層間絶縁膜が介在するだけなので、リーク電流や絶縁破壊が生じる可能性がある。前記容量線１７に印加される電圧は通常の半導体集積回路で使われる電圧よりもはるかに高い電圧である。また、このような高電圧は前記容量線１７に継続的に印加されるため、前記ゲート酸化膜１０Ｃも通常のＭＯＳトランジスタのゲート酸化膜よりも劣化しやすい。このため、図５の構成のキャパシタ１６は信頼性の点で問題を有する。
【００２３】
さらに、図５の構成では前記容量線１７に高電圧を印加するのに伴い、液晶セル中に、前記容量線と他の配線あるいはＴＦＴとの間に対応してドメインが形成されやすくなる。また、かかるドメインの形成に伴う表示の乱れを回避するために、前記容量線に沿って実質的な幅の遮光マスクを形成する必要があるが、かかる幅の広い遮光マスクを形成すると液晶表示装置の開口率が低下してしまう。
【００２４】
そこで、本発明は上記の課題を解決した、新規で有用なＭＯＳ型容量素子、液晶表示装置、半導体装置、およびその製造方法を提供することを概括的課題とする。
【００２５】
そこで、本発明は上記の課題を解決した新規で有用なＭＯＳ型容量素子、かかるＭＯＳ型容量素子を有する液晶表示装置、およびその製造方法を提供することを概括的課題とする。
【００２６】
本発明のその他の課題は、構成が簡単で、製造が容易なＭＯＳ型容量素子、およびかかるＭＯＳ型容量素子を有する液晶表示装置、さらにその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明は、上記の課題を、
請求項１に記載したように、
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成された絶縁膜と、
前記絶縁膜上に、前記半導体層の平面パターンに含まれて形成された電極と、
前記半導体層のうち、前記電極から露出している露出部は、前記電極の一の側において形成された第１の拡散領域と、前記電極の他の側において形成された第２の拡散領域とよりなり、
前記第１の拡散領域は第１の導電型に、また前記第２の拡散領域は第２の、逆導電型にドープされているＭＯＳ型容量素子であって、
前記第１の拡散領域と前記第２の拡散領域とは、前記電極の縁部に整合し、かつ、相互に２箇所で隣接して形成されていることを特徴とするＭＯＳ型容量素子により、または
請求項２に記載したように、
前記電極は第１の入力端子に接続され、前記第１および第２の拡散領域は、共通に第２の入力端子に接続されていることを特徴とする請求項１記載のＭＯＳ型容量素子により、または
請求項３に記載したように、
基板上に半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記半導体層の平面パターンに含まれる電極を形成する工程と、
前記電極をマスクに、前記電極の一の側において前記半導体層中に第１の導電型の不純物元素を導入し、第１の拡散領域を形成する工程と、
前記電極をマスクに、前記電極の他の側において前記半導体層中に第２の、逆導電型の不純物元素を導入し、第２の拡散領域を形成する工程とを有するＭＯＳ型容量素子の製造方法であって、
前記第１の拡散領域と前記第２の拡散領域とは、前記電極の縁部に整合し、かつ相互に２箇所で隣接して形成されていることを特徴とするＭＯＳ型容量素子の製造方法により、解決する。
［作用］
図６（Ａ）は、本発明によるＭＯＳ型容量素子の原理を示す図、また図６（Ｂ）は、その等価回路図を示す。ただし、図中先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２８】
図６（Ａ）を参照するに、前記ＭＯＳ型容量素子では前記ポリシリコンパターン１０Ｂに対応する半導体層１０Ｂ中に、前記キャパシタ電極１１ｃの一の縁部に対応してｎ＋型の拡散領域１０ｈが、また前記ゲート電極１１ｃの他の縁部に対応してｐ＋ 型の拡散領域１０ｉが形成される。
【００２９】
図６（Ｂ）は、図６（Ａ）のＭＯＳ型容量素子の等価回路図を示す。
【００３０】
図６（Ｂ）を参照するに、前記ＭＯＳ型容量素子は、前記酸化膜１０Ｃの容量に対応し前記ゲート電極１１ｃに接続された容量Ｃｏと、前記拡散領域１０ｈおよび１０ｉに対応するダイオードＤｎおよびＤｐ、さらに前記拡散領域１０ｈおよび１０ｉに対応する接合容量ＣｊｎおよびＣｊｐを含む。
【００３１】
図７（Ａ），（Ｂ）は、図６（Ａ），（Ｂ）のＭＯＳ型容量素子１０に正あるいは負の直流バイアス±Ｖｇを印加した場合の容量−電圧特性（Ｃ−Ｖｇ特性）を示す。ただし、図７（Ａ）はかかる容量測定のための構成を示し、出力端子ＯＵＴ間でインピーダンスＺを測定することにより、ＭＯＳ型容量素子の容量値を求める。また図７（Ｂ）が得られた容量−電圧特性を示す。
【００３２】
まず図７（Ａ）を参照するに、図６（Ａ），（Ｂ）のＭＯＳ型容量素子１０において前記キャパシタ電極１１ｃを第１の端子とし、また前記ｎ＋型拡散領域１０ｈとｐ＋ 型拡散領域１０ｉとを共通に接続して第２の端子とした相補型のＭＯＳ型容量素子１０を形成し、かかる相補型のＭＯＳ型容量素子１０に対し、１００ｋＨｚ以上の微小な交流信号を交流信号源から供給すると同時に前記第１および第２の端子の間に直流電源２２により、正あるいは負の直流バイアス±Ｖｇを印加し、前記出力端子ＯＵＴにおいてインピーダンスＺを測定することにより容量Ｃの値を求めた。
【００３３】
図７（Ｂ）は、このような試験から求めた前記ＭＯＳ型容量素子１０の容量を、前記直流バイアス電圧±Ｖｇの関数として示す。ただし、図７（Ｂ）中、縦軸は得られた容量値Ｃを前記酸化膜１０Ｃの容量値Ｃｏで規格化した規格化容量値Ｃ／Ｃｏを示し、横軸は直流バイアス電圧±Ｖｇを示す。
【００３４】
図７（Ｂ）のＣ−Ｖｇ特性を参照するに、破線はＭＯＳ型容量素子１０において図７（Ａ）に示す相補型構成をとらず、前記キャパシタ電極１１ｃとｎ＋型拡散領域１０ｈとの間の容量を求めた場合を、また一点鎖線は同様に前記相補型構成をとらず、前記キャパシタ電極１１ｃとｐ＋型拡散領域１０ｉとの間の容量を求めた場合を示すが、破線で示す前記キャパシタ電極１１ｃと前記ｎ＋型拡散領域１０ｈとの間の容量は、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが印加されている間は前記半導体層１０Ｂ表面に前記電極１１ｃ直下の領域において前記ｎ＋型拡散領域１０ｈに連続して電子蓄積層が形成されるため、前記容量値Ｃｏに匹敵する値を有するのに対し、前記キャパシタ電極１１ｃに負電圧−Ｖｇが印加されている場合にはかかる電子蓄積層が形成されず、容量値は非常に小さくなる。同様に、一点鎖線で示す前記キャパシタ電極１１ｃと前記ｐ＋型拡散領域１０ｉとの間の容量は、前記キャパシタ電極１１ｃに負電圧−Ｖｇが印加されている間は前記半導体層１０Ｂ表面に前記電極１１ｃ直下の領域において前記ｐ＋型拡散領域１０ｉに連続してホール蓄積層が形成されるため、前記容量値Ｃｏに匹敵する値を有するのに対し、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが印加されている場合にはかかるホール蓄積層は形成されず、容量値は非常に小さくなる。また、これら相補型構成を採用しない場合には、図７（Ｂ）に示すように前記Ｃ−Ｖｇ特性が周波数に依存する。図７（Ｂ）中、「低周波Ｃ−Ｖ特性」と示してあるのは低周波におけるＣ−Ｖｇ特性であり、一方「高周波Ｃ−Ｖ特性」と示してあるのは高周波におけるＣ−Ｖｇ特性である。
【００３５】
これに対し、前記ＭＯＳ型容量素子１０に対して図７（Ａ）に示す相補型接続構成を採用した場合には、図７（Ｂ）中実線で示すＣ−Ｖｇ特性が得られる。すなわち、このような相補型接続構成を有するＭＯＳ型容量素子１０は、印加される直流バイアス電圧が正であっても負であっても、ほぼ一定の容量値を示す。また、かかる相補型接続構成を有するＭＯＳ型容量素子１０では前記Ｃ−Ｖｇ特性は実質的に周波数に依存しない。これは、前記キャパシタ電極１１ｃに印加される電圧の極性が正であっても負であっても、前記キャパシタ電極１１ｃ直下の前記半導体層１１Ｂ中に空乏層が形成されることはなく、電子蓄積層あるいはホール蓄積層が、前記ｎ＋型拡散領域１１ｈに連続して、あるいは前記ｐ＋ 型拡散領域に連続して形成されていることを意味する。またかかるキャリア蓄積層においては、前記半導体層１１Ｂ表面に誘起されたキャリアが、前記キャパシタ電極１１ｃに印加される電圧に高速に追従できる。
【００３６】
このように、図６（Ａ），（Ｂ）の構成の素子を図７（Ａ）に示すように相補型に接続した構成のＭＯＳ型容量素子１０は、正電圧および負電圧のいずれに対しても略一定の容量値を示す。
【００３７】
図８（Ａ），（Ｂ）は、図７（Ａ）の試験装置において前記直流バイアス電源２２を省略し、液晶表示装置の駆動で使われるような対称型の高周波交流信号を印加した場合の前記ＭＯＳ型容量素子１０の容量特性を示す。ただし、図８（Ａ）は前記高周波交流信号の波形を、また図８（Ｂ）は図８（Ａ）の波形に対応するＭＯＳ型容量素子１０の容量を示す。
【００３８】
図８（Ａ）を参照するに、液晶表示装置で使われる駆動信号は最小レベルＶｍｉｎと最大レベルＶｍａｘ の間の振幅を有する対称矩形波信号であるが、図６（Ａ），（Ｂ）のＭＯＳ型容量素子は、相補接続を行なった場合、図８（Ｂ）に示すように駆動信号の極性によらず、また振幅によらず、略一定の容量を示すことがわかる。ただし、図８（Ｂ）中、縦軸は前記絶縁膜１０Ｃの容量Ｃｏで規格化した規格化容量Ｃ／Ｃｏを、また横軸は図８（Ａ）の信号により前記キャパシタ電極１１ｃに印加される電圧を示す。
【００３９】
このように、図６（Ａ），（Ｂ）に示す本発明によるＭＯＳ型容量素子は、図７（Ａ）に示すように相補接続することにより、正電圧に対しても負電圧に対しても、また低周波信号に対しても高周波信号に対しても実質的に同一の容量を示し、有効なキャパシタとして動作する。また本発明のＭＯＳ型容量素子は、他のＭＯＳトランジスタの製造工程と同時に、工程を追加することなく形成することができ、液晶表示装置等、かかるＭＯＳ型容量素子を使った電子装置の製造費用を低減することができる。さらに、本実施例のＭＯＳ型容量素子では、前記ｎ＋型拡散領域１１ｈおよびｐ＋ 型拡散領域１１ｉを、前記半導体層１０Ｂを絶縁膜１０Ｃで覆った後でイオン注入を行なうことにより形成するため、図４の従来例におけるような半導体層１０Ｂの不純物元素による汚染の問題は生じない。また、これに伴い、前記半導体層１０Ｂ上に前記ＭＯＳ型容量素子と同時に形成されるトランジスタのしきい値電圧やその他の動作特性が前記不純物元素による汚染により変動する問題が解消される。さらに、本発明によるＭＯＳ型容量素子を液晶表示装置の駆動に使った場合、前記キャパシタ電極をコモン電位に保持すればよいため、前記絶縁膜１０Ｃあるいはその他の層間絶縁膜に印加されるストレスが軽減され、かかるストレスに起因する表示特性の劣化が回避される。
【発明の実施の形態】
【００４０】
［第１実施例］
図９（Ａ）〜９（Ｅ）は、本発明の第１実施例によるＭＯＳ型容量素子３０の製造工程を示す。
【００４１】
図９（Ａ）を参照するに、基板３１上にポリシリコンあるいはアモルファスシリコン等の半導体パターン３２が形成され、図９（Ｂ）の工程で前記基板３１上に前記半導体パターン３２を覆うようにＳｉＯ２等よりなる誘電体膜３３が形成される。前記基板３１は液晶表示装置のガラス基板、あるいはその他の絶縁基板であってもよい。また、前記基板３１は単結晶Ｓｉ基板であってもよい。また、前記半導体パターン３２は単結晶Ｓｉパターンであってもよい。
【００４２】
さらに図９（Ｃ）の工程で前記誘電体膜３３上にＡｌあるいは導電性ポリシリコン等の導電膜が堆積され、これをパターニングすることによりキャパシタ電極３４が形成される。さらに図９（Ｄ）の工程で前記キャパシタ電極３４を自己整合マスクに、前記誘電体膜３３を介して前記半導体パターン３２中にＡｓ＋あるいはＰ＋ 等のｎ型不純物元素をイオン注入法により導入し、引き続いて熱処理することにより前記キャパシタ電極３４の一の側にｎ＋型の拡散領域３２Ａが形成される。前記ｎ型不純物元素のイオン注入工程の際、前記半導体パターン３２のうち前記キャパシタ電極３４の他の側はレジストマスクにより覆われている。
【００４３】
次に、図９（Ｅ）の工程において前記レジストマスクを除去し、前記半導体パターン３２のうち前記キャパシタ電極３４の前記一の側を別のレジストマスクにより覆い、前記誘電体膜３３を介して前記半導体パターン３２中にＢＦ＋等のｐ型不純物元素をイオン注入法により導入し、引き続いて熱処理することにより、前記キャパシタ電極３４の前記他の側にｐ＋
型の拡散領域３２Ｂを形成する。
【００４４】
本実施例によるＭＯＳ型容量素子３０の製造工程では、イオン注入工程が前記半導体パターン３２が前記誘電体膜３３で覆われた後、工程（Ｄ）および（Ｅ）において実行されるため、前記半導体パターン３２の表面が不純物元素で汚染される問題が回避される。さらに、図９（Ａ）〜９（Ｅ）の工程はＭＯＳトランジスタを形成する工程、特に液晶表示装置で使われるトップゲート型ＴＦＴの製造工程と完全に両立するものであり、本実施例では前記半導体パターン３２上に、前記ＭＯＳ型容量素子３０の形成と同時に別のＭＯＳトランジスタを形成することが可能である。
【００４５】
例えば、トップゲート型ｎチャネルＴＦＴを前記ＭＯＳ型容量素子３０に隣接して形成する場合、図９（Ｃ）の工程において、前記キャパシタ電極３４と同時に前記半導体パターン３２上に、あるいは他の同様な半導体パターン上にゲート電極を形成し、前記図９（Ｄ）の工程において、前記拡散領域３２Ａの形成と同時に前記ゲート電極の両側にｎ＋型のソース領域およびドレイン領域を形成するようにしてもよい。形成するＴＦＴがｐチャネルＴＦＴの場合には、図９（Ｅ）の工程で前記ゲート電極の両側に、前記拡散領域３２Ｂと同時にｐ＋型のソース領域およびドレイン領域を形成する。
【００４６】
このようにして形成されたＭＯＳ容量素子３０は、先に図７（Ｂ）あるいは図８（Ｂ）で説明した好ましい容量特性を有する。
【００４７】
図１０（Ａ）は、図９（Ｅ）のＭＯＳ容量素子３０の一変形例によるＭＯＳ型容量素子３０Ａを示す。
【００４８】
図１０（Ａ）を参照するに、ＭＯＳ容量素子３０Ａでは前記半導体パターン３２中において前記ｎ＋型拡散領域３２Ａが前記キャパシタ電極３４から離間して形成され、間にｎ− 型のＬＤＤ領域３２ａが形成される。同様に、前記ｐ＋ 型拡散領域３２Ｂも前記キャパシタ電極３４から離間して形成され、間にｐ− 型のＬＤＤ領域３２ｂが形成される。かかるＬＤＤ領域３２ａあるいは３２ｂの形成は、例えば前記キャパシタ電極３４に側壁絶縁膜を形成することにより行なうことができる。あるいは別にマスク工程を行なってもよい。前記ＬＤＤ領域３２ａあるいは３２ｂを形成することによりＭＯＳ型容量素子３０Ａの耐圧を増大させることができる。
【００４９】
図１０（Ｂ）は、図１０（Ａ）のＭＯＳ型容量素子３０Ａの一変形例によるＭＯＳ型容量素子３０Ｂを示す。
【００５０】
図１０（Ｂ）を参照するに、ＭＯＳ型容量素子３０Ｂでは図１０（Ａ）のＭＯＳ型容量素子３０ＡにおけるＬＤＤ領域の一方、例えばＬＤＤ領域３２ｂのみが省略されている。かかる構成においても、ＭＯＳ型容量素子の耐圧を増大させることができる。
【００５１】
図１０（Ｃ）は、図１０（Ａ）のＭＯＳ容量素子３０Ａのさらに別の変形例によるＭＯＳ型容量素子３０Ｃを示す。
【００５２】
図１０（Ｃ）を参照するに、ＭＯＳ容量素子３０Ｃでは前記半導体パターン３２中において前記ｎ＋型拡散領域３２Ａが前記キャパシタ電極３４から離間して形成され、間にオフセット領域３２ｃが形成される。同様に、前記ｐ＋型拡散領域３２Ｂも前記キャパシタ電極３４から離間して形成され、間にオフセット領域３２ｄが形成される。かかるオフセット領域３２ｃあるいは３２ｄを形成することにより、ＭＯＳ型容量素子３０Ｃの耐圧を増大させることができる。
【００５３】
図１１は、図９（Ｅ）のＭＯＳ型容量素子３０の平面図を示す。
【００５４】
図１１を参照するに、半導体パターン３２の中央部をキャパシタ電極３４が覆い、前記半導体パターン３２のうち、前記キャパシタ電極３４の一の側に露出している部分がｎ＋型にドープされて拡散領域３２Ａを形成し、また他の側に露出している部分がｐ＋ 型にドープされて拡散領域３２Ｂを形成する。また、前記ｎ＋ 型拡散領域３２Ａにはオーミックコンタクト３２Ａ’が、前記ｐ＋型拡散領域３２Ｂにはオーミックコンタクト３２Ｂ’が形成される。
【００５５】
図１２（Ａ）は、前記図１１のＭＯＳ型容量素子３０の一変形例によるＭＯＳ型容量素子３０Ｄの平面図を示す。
【００５６】
図１２（Ａ）を参照するに、本実施例によるＭＯＳ型容量素子３０Ｄでは、前記半導体パターン３２は前記キャパシタ電極３４の一の側においてのみ露出し、前記露出部に互いに隣接して、前記ｎ＋型拡散領域３２Ａおよびｐ＋ 型拡散領域３２Ｂが形成される。かかる構成では、前記オーミックコンタクト３２Ａ’および３２Ｂ’を、それぞれ前記拡散領域３２Ａおよび３２Ｂ上に、互いに連続した単一のオーミックコンタクトとして形成することにより、前記ｎ＋型拡散領域３２Ａおよびｐ＋ 型拡散領域３２Ｂの相補接続構成を、簡単に実現することができる。
【００５７】
図１２（Ｂ）は、前記図１２（Ａ）のＭＯＳ型容量素子３０Ｄの一変形例によるＭＯＳ型容量素子３０Ｅの平面図を示す。
【００５８】
図１２（Ｂ）を参照するに、本実施例では前記キャパシタ電極３４が半導体パターン３２中に、平面図上において含まれており、前記半導体パターン３２の露出部のうち、一方がｎ＋型にドープされて拡散領域３２Ａを形成し、他の一方がｐ＋ 型にドープされて拡散領域３２Ｂを形成する。また、図１２（Ａ）の実施例と同様に、前記拡散領域３２Ａのオーミックコンタクト３２Ａ’と前記拡散領域３２Ｂのオーミックコンタクト３２Ｂ’とは互いに連続して形成され、単一のオーミックコンタクトを形成する。これにより、本実施例でも前記ｎ＋型拡散領域３２Ａおよびｐ＋ 型拡散領域３２Ｂを相補接続した構成を、簡単に実現することができる。
【００５９】
［第２実施例］
図１３（Ａ）〜１３（Ｅ）は、ボトムゲート構成のＴＦＴの製造工程に両立する、本発明の第２実施例によるＭＯＳ型容量素子４０の製造工程を示す。
【００６０】
図１３（Ａ）を参照するに、ガラス基板等の絶縁基板４１上に導電性アモルファスシリコン等よりなるキャパシタ電極パターン４２が形成され、図１３（Ｂ）に工程で前記絶縁基板４１上に前記キャパシタ電極パターン４２を覆うようにＳｉＯ２膜等よりなる誘電体膜４３が堆積される。さらに図１３（Ｂ）の工程では、前記誘電体膜４３上にアモルファスシリコン膜４４が堆積される。
【００６１】
さらに、図１３（Ｃ）の工程において前記アモルファスシリコン膜４４をパターニングして半導体パターン４４Ｐを形成し、図１３（Ｄ）の工程において前記半導体パターン４４Ｐのうち、前記キャパシタ電極パターン４２の一の側の部分にＡｓ＋あるいはＰ＋ をイオン注入することによりｎ＋型拡散領域４４Ａを形成する。
【００６２】
さらに、図１３（Ｅ）の工程において、前記半導体パターン４４Ｐのうち、前記キャパシタ電極パターン４２の他の側の部分にＢＦ＋をイオン注入することにより、ｐ＋ 型拡散領域４４Ｂを形成する。図１３（Ｄ），１３（Ｅ）のイオン注入工程は、前記半導体パターン４４Ｐを絶縁膜で覆った後から、前記絶縁膜を介して行なってもよい。
【００６３】
本実施例によるＭＯＳ型容量素子４０は、アクティブマトリクス型液晶表示装置等において、ボトムゲート型ＴＦＴと同時に形成することができる。
【００６４】
［第３実施例］
図１４（Ａ），（Ｂ）は、先に説明したＭＯＳ型容量素子３０を図３に示すアクティブマトリクス型液晶表示装置の液晶セル駆動回路に適用した例を、本発明の第３実施例による駆動回路５０として示す。ただし、図１４（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６５】
図１４（Ａ）を参照するに、本実施例による駆動回路５０は、ポリシリコン等よりなる半導体層１０Ｂ上に形成されたＴＦＴ１１ａと、前記半導体層１０Ｂ上に前記ＴＦＴ１１ａに隣接して形成されたＭＯＳ型容量素子３０とよりなる。前記ＴＦＴ１１ａは、先に図５で説明した構成と同様に前記半導体層１０Ｂ中に形成されたｎ＋型拡散領域１０ａと１０ｂとを含み、前記絶縁膜１０Ｃ上には前記拡散領域１０ａと１０ｂとの間にゲート電極１１ａが形成されている。前記絶縁膜１０Ｃは、前記ゲート電極１１ａ直下においてゲート絶縁膜を形成する。
【００６６】
一方、前記ＭＯＳ型容量素子３０は図６（Ａ）あるいは図９（Ｅ）に示した構成を有し、前記半導体層１０Ｂ中に、図６（Ａ）のｎ＋型拡散領域１０ｈとして、あるいは図９（Ｅ）の拡散領域３２Ａとして、前記拡散領域１０ｂを含み、さらに図９（Ｅ）の拡散領域３２Ｂに対応してｐ＋型拡散領域１０ｉを含む。さらに、前記絶縁膜１０Ｃ上には、前記拡散領域１０ｂと１０ｉとの間にキャパシタ電極１１ｃが形成される。
【００６７】
前記ゲート電極１１ａには前記信号線１３を介して、図１４（Ｂ）に示す制御信号ＶＧが供給される。図１４（Ｂ）を参照するに、前記制御信号ＶＧは通常は−Ｖｇｌのレベルにあり、ＴＦＴ１１ａの選択の時にだけ＋Ｖｇｌのレベルに遷移する。また、前記拡散領域１０ａには図１４（Ｂ）に示すビデオ信号ＶＳが供給され、前記ビデオ信号は前記ＴＦＴ１１ａのチャネル領域を通って前記拡散領域１０ｂに送られ、ＭＯＳ型容量素子３０に保持される。前記ビデオ信号ＶＳは、図１４（Ｂ）に示すようにフレーム周期Ｔを有する対称交流信号であり、最小信号レベルの区間では値が＋Ｖｍｉｎと−Ｖｍｉｎの間で交互に変化し、最大信号レベルの区間では値が＋Ｖｍａｘと−Ｖｍａｘの間で交互に変化する。また、中間信号レベルの区間では、前記ＶｍａｘとＶｍｉｎの中間のレベルで信号の値が正負交互に変化する。さらに、前記キャパシタ電極１１ｃは、前記対向基板１Ｂ（図１参照）上の透明対向電極に印加されるコモン電位レベル（Ｖｃｏｍ）に保持される。前記キャパシタ電極１１ｃは図３の容量線１７に接続されるが、本実施例においては前記容量線には前記コモン電位Ｖｃｏｍが供給される。
【００６８】
前記ＭＯＳ型容量素子３０に保持されたビデオ信号ＶＳは、前記ｎ＋型拡散領域１０ｂから画素電極１４（図２参照）を介して液晶セル１５に印加される。
【００６９】
本実施例において、前記ＭＯＳ型容量素子３０は先に図７（Ｂ）あるいは図８（Ｂ）で説明した特性を有し、正および負の極性を有するビデオ信号ＶＳを安定に保持する。
【００７０】
先にも説明したように、前記ＭＯＳ型容量素子３０は、ＴＦＴ１１ａの製造工程と完全に両立し、このためＴＦＴ１１ａの形成と同時に形成することが可能である。
【００７１】
アクティブマトリクス駆動液晶表示装置において、本発明によるＭＯＳ型容量素子３０をＴＦＴ１１ａと組み合わせて使うことにより、液晶セル１５に印加される電圧が安定し、高品質で安定な表示が可能になる。また、本実施例では、前記容量線１７に供給される電圧が前記透明対向電極に供給される電圧と同じ電圧でよいため、前記容量線１７を駆動するのに別に駆動電源を設ける必要がない。
【００７２】
［第４実施例］
図１５は、図１４（Ａ），（Ｂ）の液晶セル駆動回路５０を使った直視型液晶表示装置の液晶パネル６０の構成を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７３】
図１５を参照するに、前記液晶パネル６０は、図１で説明したＴＦＴ基板１Ａと対向基板１Ｂ、およびその間に封入された液晶層１とよりなり、前記ＴＦＴ基板１Ａ上には前記マトリクス状に配列された画素電極１４（図２参照）に対応して図１４（Ａ）の液晶セル駆動回路５０（図示せず）がマトリクス状に配列されている。さらに、前記画素電極１４および液晶セル駆動回路５０の配列を囲むように、前記ＴＦＴ基板１Ａ上には前記ゲート制御線１３を選択するゲート側周辺回路１Ｇと前記信号線１２を選択する信号側周辺回路１Ｖとが形成されている。
【００７４】
一方、前記対向基板１Ｂ上には、前記基板１Ａに面する対向面上に各々の画素に対応して赤緑青の三色フィルタがマトリクス状に形成されており、さらに前記三色フィルタを覆うように透明対向電極（図示せず）が、前記対向面上に一様に形成されている。前記透明対向電極には、基板１Ｂ四隅に形成した対向電極コンタクト１Ｂｃにおいて、前記ＭＯＳ型容量素子３０のキャパシタ電極１１ｃに供給されたのと同じコモン電位Ｖｃｏｍが供給される。
【００７５】
［第５実施例］
図１６は、図１４（Ａ），（Ｂ）の液晶セル駆動回路５０を使った投写型液晶表示装置に使われる液晶パネル７０の構成を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７６】
図１６を参照するに、前記液晶パネル７０は図１のＴＦＴ基板１Ａと対向基板１Ｂと、間に封入された液晶層１とよりなり、前記ＴＦＴ基板１Ａ上には前記マトリクス状に配列された画素電極１４（図２参照）に対応して図１４（Ａ）の液晶セル駆動回路５０がマトリクス状に配列されている。さらに、前記画素電極１４および液晶セル駆動回路５０の配列を囲むように、前記ＴＦＴ基板１Ａ上には前記ゲート制御線１３を選択するゲート側周辺回路１Ｇと前記信号線１２を選択する信号側周辺回路１Ｖとが形成されている。
【００７７】
一方、前記対向基板１Ｂ上には、前記基板１Ａに面する対向面上に透明対向電極（図示せず）が一様に形成されている。また、図１５の液晶パネル７０と同様に、前記透明対向電極には対向電極コンタクト１Ｂｃにおいて、前記ＭＯＳ型容量素子３０のキャパシタ電極１１ｃに供給されたのと同じコモン電位Ｖｃｏｍが供給される。さらに、前記対向基板１Ｂ上には、前記ＴＦＴ基板１Ａ上の回路１Ｇあるいは１Ｖを覆うように遮光パターンＢＭが形成されている。同様な遮光パターンは、図示はしないがマトリクス状に配列された個々の液晶セル駆動回路５０にも設けられる。
【００７８】
図１７は、図１６の液晶パネル７０を使った投写型液晶表示装置８０の構成を示す。
【００７９】
図１７を参照するに、前記投写表示装置８０はメタルハライドランプ等よりなる強力な光源８１と、前記光源８１から前記光源８１の一部として形成された紫外線カットフィルタ８１Ａを通って出射する光ビーム８２の光路中に配設され、青色光成分を透過し、それ以外の光を反射するダイクロイック・ミラー９１と、前記ダイクロイックミラー９１で反射された光ビームの光路中に配設され、赤色光成分を反射し、それ以外の光、すなわち緑色光成分を透過するダイクロイック・ミラー９２と、前記ダイクロイックミラー９１を通過した青色光ビームの光路中に配設され、これを反射するミラー９３とを含み、前記ダイクロイックミラーを通過した青色光ビームＢは、ミラー９３により反射された後、入射側偏光要素９０Ｂを通過し、図１６の液晶パネル７０よりなるライトバルブ９３Ｂに入射する。
【００８０】
前記液晶パネル９３Ｂ中を通過した青色光ビームＢは、さらに前記入射側偏光要素９０Ｂに対してクロスニコル状態で配設された出射側偏光要素９４Ｂにより、空間変調を受ける。
【００８１】
同様に、前記ダイクロイックミラー２２で分離された赤色光ビームは、入射側偏光装置９０Ｒを通過させられ、さらに液晶パネル９３Ｒを通過した後、出射側偏光要素９４Ｒにより空間変調を受ける。前記出射側偏光要素９４Ｒで空間変調された赤色光ビームは、前記出射側偏光要素９４Ｂにより空間変調された青色光ビームとダイクロイックミラー９４において合成され、別のダイクロイックミラー９６に入射する。
【００８２】
同様に、前記ダイクロイックミラー９２で分離された緑色光ビームは、入射側偏光要素９０Ｇを通過させられ、さらに液晶パネル９３Ｇを通過した後、出射側偏光要素９４Ｇにより空間変調を受ける。前記出射側偏光要素９４Ｇで空間変調された緑色光ビームは、さらにミラー９５により、前記別のダイクロイックミラー９６に入射させられ、前記空間変調された青色光ビームおよび赤色光ビームと合成される。合成された光ビームは、投写光学系９７により、スクリーン９８上に投写される。
【００８３】
［第６実施例］
図１８は、本発明によるＭＯＳ型容量素子１０あるいは３０を使った半導体集積回路１００の構成を示す。
【００８４】
図１８を参照するに、半導体集積回路１００はｐ型Ｓｉ基板１０１上に形成され、前記Ｓｉ基板１０１上には典型的には１０から０ｎｍの厚さの熱酸化膜１０２が形成されている。また、前記基板１０１上には、ＭＯＳトランジスタ等の活性素子を形成する領域１００ＡとＭＯＳ型容量素子を形成する領域１００Ｂとの間にフィールド酸化膜１０２Ａによる素子分離構造が形成されている。さらに、前記Ｓｉ基板１０１の表面には、前記領域１００Ａにおいてｎ＋型拡散領域１０１Ａおよび１０１Ｂが形成され、また前記領域１００Ｂにおいてｎ＋型拡散領域１０１Ｃおよびｐ＋ 型拡散領域１０１Ｄが形成される。さらに、前記熱酸化膜１０２上には、前記拡散領域１０１Ａと１０１Ｂとの間においてＡｌ，ポリシリコンあるいはＷＳｉよりなるゲート電極１０３Ａが形成され、前記拡散領域１０１Ｃと１０１Ｄとの間においてキャパシタ電極１０３Ｂが、前記ゲート電極１０３Ａと同一の材料により形成される。さらに、前記領域１００Ｂにおいては前記拡散領域１０１Ｃおよび１０１Ｄが共通に接続され、その結果前記領域１００Ｂに、先に第１実施例で説明したのと同様な相補接続構成のＭＯＳ型容量素子が形成される。
【００８５】
［第７実施例］
図１９は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂを使って光栄した本発明の第７実施例によるトランスファゲート回路１１０の構成を示す。
【００８６】
図１９を参照するに、入力端子１１１に入来した信号は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応するキャパシタＣ１に電荷の形で保持され、前記キャパシタＣ１に保持された電荷は入力端子１１３に供給される制御信号により導通するＭＯＳトランジスタＴｒにより、出力側の同様なキャパシタＣ２に移される。これに伴い、前記キャパシタＣ２に接続された出力端子１１２に出力信号が現れる。
【００８７】
［第８実施例］
図２０は、図１９のトランスファゲート回路１１０の一変形例になる本発明の第８実施例によるトランスファゲート回路１１５の構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８８】
図２０を参照するに、本実施例では、図１９の回路のトランジスタＴｒを、ｐチャネルＭＯＳトランジスタＴｒ１とｎチャネルＭＯＳトランジスタＴｒ２ を並列接続した構成により置き換える。その際、トランジスタＴｒ１ は入力端子１１３に供給される第１の制御信号により、またトランジスタＴｒ２ は入力端子１１４に供給される第２の制御信号により、導通が制御される。
【００８９】
回路１１２のその他の特徴は回路１１０のものと同じであり、説明を省略する。
【００９０】
［第９実施例］
図２１は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂを使った本発明の第９実施例によるサンプリング回路１２０の例を示す。
【００９１】
図２１を参照するに、入力端子１２１に入来した入力信号は、制御信号端子１２２に供給される制御信号により導通するＭＯＳトランジスタＴ１を介して図１８のＭＯＳ型容量素子１００Ｂに対応する相補型ＭＯＳ容量素子Ｃ３に送られ、電荷の形で保持される。前記容量素子Ｃ３に保持された電荷は、ＭＯＳトランジスタＴ３を導通させ、そこで前記トランジスタＴ３に直列に接続されたＭＯＳトランジスタＴ２を、トランジスタＴ２の制御信号端子１２３に供給されるサンプリング信号により導通させることにより、前記容量素子Ｃ３中の電荷が、前記トランジスタＴ２を介して出力端子１２４に供給される。
【００９２】
［第１０実施例］
図２２は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂを使った、本発明の第１０実施例による光電変換回路１３０の構成を示す。
【００９３】
図２２を参照するに、光電変換回路１３０はバイアス電源端子１３１に供給されるバイアス電圧によりバイアスされたフォトダイオードＤ１を含み、前記フォトダイオードＤ１が入来光信号により導通すると、前記バイアス電源端子１３１のバイアス電圧が、制御信号端子１３２に供給される制御信号により導通するＭＯＳトランジスタＴ４を介してキャパシタＣ４に印加され、これを充電する。前記キャパシタＣ４は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応する構成を有する。
【００９４】
図２２の回路１３０では、このようにキャパシタＣ４に保持された電荷を増幅器１３３で読み出し、出力端子１３４に対応する出力信号が得られる。また、前記回路１３０では、前記キャパシタＣ４を放電させるＭＯＳトランジスタＴ５が設けられており、前記トランジスタＴ５はリセット端子１３５に入来するリセット信号に応じて導通する。
【００９５】
［第１１実施例］
図２３は、図１８の相補接続されたＭＯＳ型容量素子１００Ｂを使った、本発明の第１１実施例による光電変換回路１４０の構成を示す。
【００９６】
図２３を参照するに、光電変換回路１４０は、リセット端子１４１に入来するリセット信号により導通するＭＯＳトランジスタＴ６により充電される、図１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応するキャパシタＣｔを含み、前記キャパシタＣｔに並列に、フォトダイオードＤ１が接続される。
【００９７】
前記フォトダイオードＤ１に光信号が入来すると前記キャパシタＣｔは放電し、これに伴って前記キャパシタＣｔに協働し電源電圧を供給されるＭＯＳトランジスタＴ７がターンオフする。前記トランジスタＴ７と接地電位との間には、トランジスタＴ７に直列に挿入され、バイアス回路１４２により導通状態に保持されたトランジスタＴ８，Ｔ９が設けられており、従って前記トランジスタＴ７がターンオフすると前記トランジスタＴ７とＴ８との間の接続ノード１４３の電位が低下する。従って、この状態でトランジスタＴ１０がその制御入力端子１４４に入来した制御信号により導通すると、前記トランジスタＴ１０の出力側に接続され図１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応するキャパシタＣＬがトランジスタＴ１０およびＴ８，Ｔ７を介して放電し、これに伴うキャパシタＣＬの電位変化が増幅器１４５により検出され、低レベル出力信号として出力端子１４６に供給される。
【００９８】
一方、図２３の回路１４０では、前記フォトダイオードＤ１に光信号が入来しない場合には、前記キャパシタＣｔは充電された状態にあり、これに伴いトランジスタＴ７が導通し、トランジスタＴ１０を介してキャパシタＣＬが充電される。この状態では、前記出力端子１４６から高レベル出力信号が出力される。
【００９９】
［第１２実施例］
図２４（Ａ），（Ｂ）は、本発明の第１２実施例による液晶セルの駆動回路１５０の構成を示す断面図および平面図である。
【０１００】
図２４（Ａ），（Ｂ）を参照するに、本実施例では図１４（Ａ）の駆動回路５０においてｐ＋型拡散領域１０ｉが前記キャパシタ電極１１ｃの下方まで延在し、ｎ＋ 型拡散領域１０ｃに連続するｐ＋ 型拡散領域１０ｊを形成する。
【０１０１】
図２４（Ａ），（Ｂ）の構成では、前記容量線１７が接地レベルに保持され、また制御線１３に供給される選択信号が図２４（Ｂ）に示すように接地レベルと電源電圧ＶＤＤレベルとの間を変動するため、前記制御線（走査電極）１３と容量線１７との間に印加される電圧が最大でもＶＤＤレベルとなり、液晶表示装置中の絶縁膜あるいは層間絶縁膜に加わるストレスが減少する。
【０１０２】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【発明の効果】
【０１０３】
請求項１〜６記載の本発明の特徴によれば、本発明によるＭＯＳ型容量素子は、相補接続することにより、正電圧に対しても負電圧に対しても、また低周波信号に対しても高周波信号に対しても実質的に同一の容量を示し、有効なキャパシタとして動作する。また本発明のＭＯＳ型容量素子は、他のＭＯＳトランジスタの製造工程と同時に、工程を追加することなく形成することができる。本実施例のＭＯＳ型容量素子では、その型拡散領域およびｐ＋型拡散領域を、前記半導体層を絶縁膜で覆った後でイオン注入を行なうことにより形成するため、従来例におけるような半導体層不純物元素による汚染の問題は生じない。また、これに伴い、前記半導体層上に前記ＭＯＳ型容量素子と同時に形成されるトランジスタのしきい値電圧やその他の動作特性が前記不純物元素による汚染により変動する問題が解消される。さらに、本発明によるＭＯＳ型容量素子を液晶表示装置の駆動に使った場合、前記キャパシタ電極をコモン電位に保持すればよいため、前記キャパシタ絶縁膜あるいはその他の層間絶縁膜に印加されるストレスが軽減され、かかるストレスに起因する表示特性の劣化が回避される。
【０１０４】
さらに、請求項２８記載の本発明の特徴によれば、本発明によるＭＯＳ型容量素子、あるいはこれを使った液晶表示装置、あるいはこれを使った半導体集積回路装置を製造することが可能になる。
【図面の簡単な説明】
【図１】従来の液晶表示装置を示す概観図である。
【図２】図１の液晶表示装置の一部を拡大して示す図である。
【図３】図１の液晶表示装置で使われる液晶セル駆動回路の一部を示す回路図である。
【図４】従来の液晶セル駆動回路の構成を示す断面図である。
【図５】従来の別の液晶セル駆動回路の構成を示す断面図である。
【図６】（Ａ），（Ｂ）は、本発明の原理を説明する図（その１）である。
【図７】（Ａ），（Ｂ）は、本発明の原理を説明する図（その２）である。
【図８】（Ａ），（Ｂ）は、本発明の原理を説明する図（その３）である。
【図９】（Ａ）〜（Ｅ）は、本発明の第１実施例によるＭＯＳ型容量素子の製造工程を示す図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の第１実施例によるＭＯＳ型容量素子の様々な変形例を示す図である。
【図１１】本発明の第１実施例によるＭＯＳ型容量素子を示す平面図である。
【図１２】（Ａ），（Ｂ）は、図１１のＭＯＳ型容量素子の様々な変形例を示す図である。
【図１３】（Ａ）〜（Ｅ）は、本発明の第２実施例によるＭＯＳ型容量素子の製造工程を示す図である。
【図１４】（Ａ），（Ｂ）は、本発明の第３実施例による、アクティブマトリクス駆動液晶表示装置の液晶セル駆動回路の構成を示す断面図、および前記液晶セル駆動回路に印加される様々な信号波形を示す図である。
【図１５】本発明の第４実施例による、直視型液晶表示装置で使われる液晶パネル構成を示す図である。
【図１６】本発明の第５実施例による、投写型液晶表示装置で使われる液晶パネルの構成を示す図である。
【図１７】図１６の液晶パネルを使った投写型液晶表示装置の構成を示す図である。
【図１８】本発明の第６実施例による半導体集積回路の構成を示す図である。
【図１９】図１８の半導体集積回路を使った本発明の第７実施例によるトランスファゲート回路の構成を示す回路図である。
【図２０】図１８の半導体集積回路を使った本発明の第８実施例によるトランスファゲート回路の構成を示す回路図である。
【図２１】図１８の半導体集積回路を使った本発明の第９実施例によるサンプリング回路の構成を示す回路図である。
【図２２】図１８の半導体集積回路を使った本発明の第１０実施例による光電変換回路の構成を示す回路図である。
【図２３】図１８の半導体集積回路を使った本発明の第１１実施例による光電変換回路の構成を示す回路図である。
【図２４】（Ａ），（Ｂ）は、本発明の第１２実施例による、アクティブマトリクス駆動液晶表示装置の液晶セル駆動回路の構成を示す断面図および平面図である。
【符号の説明】
１ 液晶層
１Ａ，１０Ａ ＴＦＴ基板
１Ｂ 対向基板
１Ｂｃ 対向電極コンタクト
１Ｃ シール
１Ｇ ゲート側周辺回路
１Ｖ 信号側周辺回路
１０ ＭＯＳ型容量素子
１０Ｂ 半導体パターン
１０Ｃ 絶縁膜
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｈ ｎ+ 型拡散領域
１０ｆ 低濃度ドープ領域
１０ｉ ｐ+ 型拡散領域
１１，１１Ａ，１１Ｂ ＴＦＴ
１１ａ，１１ｂ ゲート電極
１１ｃ キャパシタ電極
１２ 信号電極（信号線）
１２Ａ，１３Ａ 電極パッド
１３ 走査電極（制御線）
１４ 画素電極
１５ 液晶セル
１６ 蓄積容量
１７ 容量線
２１ 交流電源
２２ 直流バイアス電源
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ ＭＯＳ型容量素子
３１，４１ 基板
３２，４４ 半導体パターン
３２Ａ，４４Ａ ｎ+ 型拡散領域
３２Ａ’，３２Ｂ’ オーミックコンタクト
３２ａ ｎ- 型ＬＤＤ領域
３２Ｂ，４４Ｂ ｐ+ 型拡散領域
３２ｂ ｐ- 型ＬＤＤ領域
３２ｃ，３２ｄ オフセット領域
３３，４３ 絶縁膜
３４，４２ キャパシタ電極
５０，１５０ 液晶セル駆動回路
６０ 直視型液晶表示パネル
７０ 投写型液晶表示パネル
８０ 投写型液晶表示装置
８１ 光源
８１Ａ 紫外線カットフィルタ
８２ 光ビーム
９１，９２，９４，９６ ダイクロイックミラー
９３，９５ ミラー
９０Ｒ，９０Ｇ，９０Ｂ 入射側偏光素子
９３Ｒ，９３Ｇ，９３Ｂ 液晶パネル
９４Ｒ，９４Ｇ，９４Ｂ 出射側偏光素子
９７ 投写光学系
９８ スクリーン
１００ 半導体集積回路装置
１０１ 半導体基板
１０１Ａ，１０１Ｂ，１０１Ｃ ｎ+ 型拡散領域
１０１Ｄ ｐ+ 型拡散領域
１０２ 熱酸化膜
１０２Ａ フィールド酸化膜
１０３Ａ ゲート電極
１０３Ｂ キャパシタ電極
１１０，１１５ トランスファゲート回路
１１１，１２１ 入力端子
１１２，１２４，１３４，１４６ 出力端子
１１３，１１４，１２２，１２３，１３２，１４４ 制御入力端子
１２０ サンプリング回路
１３０，１４０ 光電変換回路
１３１ バイアス入力端
１３３，１４５ 増幅器
１３５，１４１ リセット入力端子
１４２ バイアス回路

Claims (3)

  1. 基板と、
    前記基板上に形成された半導体層と、
    前記半導体層上に形成された絶縁膜と、
    前記絶縁膜上に、前記半導体層の平面パターンに含まれて形成された電極と、
    前記半導体層のうち、前記電極から露出している露出部は、前記電極の一の側において形成された第１の拡散領域と、前記電極の他の側において形成された第２の拡散領域とよりなり、
    前記第１の拡散領域は第１の導電型に、また前記第２の拡散領域は第２の、逆導電型にドープされているＭＯＳ型容量素子であって、
    前記第１の拡散領域と前記第２の拡散領域とは、前記電極の縁部に整合し、かつ、相互に２箇所で隣接して形成されていることを特徴とするＭＯＳ型容量素子。
  2. 前記電極は第１の入力端子に接続され、前記第１および第２の拡散領域は、共通に第２の入力端子に接続されていることを特徴とする請求項１記載のＭＯＳ型容量素子。
  3. 基板上に半導体層を形成する工程と、
    前記半導体層上に絶縁膜を形成する工程と、
    前記絶縁膜上に、前記半導体層の平面パターンに含まれる電極を形成する工程と、
    前記電極をマスクに、前記電極の一の側において前記半導体層中に第１の導電型の不純物元素を導入し、第１の拡散領域を形成する工程と、
    前記電極をマスクに、前記電極の他の側において前記半導体層中に第２の、逆導電型の不純物元素を導入し、第２の拡散領域を形成する工程とを有するＭＯＳ型容量素子の製造方法であって、
    前記第１の拡散領域と前記第２の拡散領域とは、前記電極の縁部に整合し、かつ相互に２箇所で隣接して形成されていることを特徴とするＭＯＳ型容量素子の製造方法。
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