JPH02246160A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特に絶縁基板上の集積回路に関
するものである。

従来の技術 近年、絶縁基板上の非晶質あるいは多結晶シリコン薄膜
を用いた集積回路が高速ＬＳＩや表示素子実現のために
盛んに研究が進められている。集積回路を構成する上で
、トランジスタ以外にダイオードも重要な構成要素であ
る。多結晶シリコン薄膜においては、良好なＰＮ接合が
得られにくいため、ｎチャネルＴＰＴ　（Ｔｈ　ｉ　ｎ
−Ｆ　ｉ　１ｍ　−Ｔｒａｎｓｉｓｔｏｒ）もしくはｐ
チャネルＴＰＴのゲートおよびドレイン部を短絡してダ
イオードとして用いられている。

以下、図面を参照しながら上述したようなｎチャネルＴ
ＰＴを用いたダイオードについて説明する。

第３図は、従来のｎチャネルＴＰＴを用いたダイオード
の断面図である。３１はシリコン基板、３２は厚いシリ
コン酸化膜、３３はカソード領域、３４はアノード領域
、３５はゲート酸化膜、３６はゲート、３７は眉間絶縁
膜、３８はＡｅ配線、３９は最終パッシベーション膜で
あり、ゲート３６とアノード３４はＡｅ配線３８により
短絡されている。また、カソード領域３３．アノード領
域３４はいずれも不純物のイオン注入等により、ｎ＋型
導電性を示す。第２図にｎチャネルＴＰＴを用いたダイ
オードの電流−電圧特性を示す。

発明が解決しようとす６課題 しかしながら、上記のような構成では、順方向電流は、
カソードからチャネル反転層に注入される電子によって
支配され、第２図に示す様に、しきい値の高く、オン電
流レベルの低いものとなる。そして、ｎ十層とｉ層との
良好な接合が得られに（いために逆方向耐圧が弱いもの
となっている。ところで、ｐ十層とｉ層との接合特性は
ｎ十層とｉ層との接合特性よりも良好であるため、ｐチ
ャネルＴＰＴをダイオードとして用いた場合には、逆方
向耐圧は改善されるものの、順方向電流レベルが低下し
、いずれの場合も良好なダイオード特性は得られに（い
ものであった。

本発明は、上記欠点に鑑み、逆方向耐圧の大きな、かつ
、順方向しきい値の小さく、大きな電流を流すことので
きる良好なダイオード特性を示す絶縁基板上の半導体装
置を提供するものである。

課題を解決するための手段 上記課題を解決するために、本発明の半導体装置は、カ
ソード領域をｎ中型、アノード領域をＰ＋型とした、ゲ
ートを有したＰＩＮ構造となっている。

作用 この構成によって、順方向バイアス時には、カソード領
域層からチャネル反転層に電子が注入されると同時に、
アノ−ドル十層から正孔の注入も起こるため、大きな順
方向電流が得られ、またｐ＋　　　ｓ接合により逆方向
耐圧が大きく、良好なダイオード特性を示す。

また、ゲートを有するため、電圧印加により１層部にチ
ャネルを形成し、オン抵抗を減少させることができると
同時に、ＰＩＮ構造をセルファライン的に形成可能とな
る。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図（ａ）は、本発明の半導体装置の平面図、第１図
（ロ）は平面図中のＸ−Ｙにおける断面図を示す。第２
図には製造工程の概略を示す。第３図は本発明のダイオ
ードと従来のｎチャネルＴＰＴを用いたダイオードの電
流−電圧特性を示す。

第１図において１３がｎ中型のカソード領域、１４がＰ
＋型のアノード領域であり、ゲート１６下のｉ層とによ
りＰＩＮ構造が形成される。また、アノード領域１４と
ゲート１６とがアノードコンタクト窓２０とゲートコン
タクト窓２１を通して１８Ａｅ配線により接続され、本
発明による半導体装置は二端子素子として動作するもの
である。

次に、第２図に従い、本発明の半導体装置の製造方法に
ついて説明する。（ａ）まず、シリコン基板１１をウェ
ット熱酸化により、厚さ１．０〜１．５μｍの厚いシリ
コン酸化膜１２を形成する。（ｂ）次に、その上に、例
えば減圧ＣＶＤ法により、厚さ１０００〜２０００Ａの
ポリシリコン膜を形成し、ホトリソグラフィにより島状
にパターニングする。ドライ０２雰囲気で熱酸化して厚
さ５００〜１５００Ａのシリコン酸化膜を形成し、その
上に例えば減圧ＣＶＤ法により厚さ２０００〜４０００
Ａ（７）ポリシリコン膜を形成し、ポリシリコン膜はリ
ン拡散により不純物添加を行ないｎ中型とする。そして
バターニングによりゲート１６．ゲート酸化膜１５を形
成する。（ｅ）その後、レジストを用いてパターニング
した後、カソード領域１３のみにリンを３０〜５０ｋｅ
ｖの加速電圧で１〜３Ｘ１０１５個／　ｃｓ＋程度イオ
ン注入する。°注入イオンの活性化は９００℃アニール
を２０〜３０分間行なうことにより行ない、導電型をｎ
中型とする。（ｄ）次に、同様にしてアノード領域１４
のみにボロンをイオン注入し、導電型をｐ＋とする。（
ｅ）厚さ７０００〜９０００Ａのノンドープシリコン酸
化膜（ＮＳＣ）を眉間絶縁膜１７として形成し、コンタ
クトを２０．２１をウェットエツチングにより形成する
。続いてＡｅ配線１８をスパッタ法により膜形成し、バ
ターニングし、ゲート１６と、アノード１４とを接続す
る。最後に例えばプラズマＣＶＤ法によりＳｉＮ膜を厚
さ２０００〜４０００Ａ膜形成し、パッシベーション膜
１９を形成する。

この様にして製造された半導体装置は、カソード１３が
ｎ＋型、アノード１４がｐ＋型であるため、カソードを
アースにおとし、アノードに正の電圧を印加した順方向
バイアスの場合、カソード１３から多数キャリアの電子
がｉ層側へ注入されると同時に、アノード１４から多数
キャリアの正孔がｉ層側へ注入され、両者が再結合する
ことで、第３図に示すように従来のｎチャネルＴＰＴを
用いたダイオードに比べ、はるかに多くの電流を流すこ
とが可能となる。また、ゲート１６が存在し、アノード
１４と接続されることにより、ｉ層−ゲート酸化膜１５
の界面には、ｎ型チャネル層が形成されるため、ゲート
を持たないＰＩＮ構造よりも大きな電流を駆動できる。

さらにゲート１６により、ｎ十型カソード１３とｐ十型
アノード１４はセルファライン的に形成される。

アノードに負の電圧を印加した逆方向バイアスの場合、
カソード−アノード間に流れるリーク電流はアノード１
４とｉ層との接合特性に依存しており、ｎ”−ｉ接合よ
りもｐ＋　　ｉ接合の方が良好であるため、本発明の様
にアノード１４をｐ＋型とすることにより第３図に示す
ように従来のｎチャネルＴＰＴを用いたダイオードに比
べはるかに良好な逆方向耐圧特性を示す。

なお、この実施例では、シリコン基板を熱酸化したＳｏ
ｌ基板を用いたが、絶縁性基板であれば、石英基板、サ
ファイア基板でもよく、また、能動領域となる半導体薄
膜としては、ポリシリコンを用いたが、もちろんアモル
ファスシリコンでも良く、特に良好な整流性を示すＰＮ
接合が得にくい材料に対して適用することができる。そ
して応用としては、ダイオード・二端子素子として集積
回路内に用いられるだけでな（、近年、特に問題になっ
てきている製造工程中および使用中に発生する静電気か
ら回路を保護するために入力部に設け、静電気保護用素
子としてもその利用価値は高いものがある。

発明の効果 以上のように本発明によれば、カソードをｎ＋型、アノ
ードをｐ中型としたゲート付ＰＩＮ構造とすることで絶
縁基板上の多結晶シリコン薄膜中に、良好なダイオード
特性を有する素子を実現でき、また、セルファライン的
に作製できるため、その実用的効果は大なるものがある
。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明の半導体装置の平面
図お２図は本発明の半導体装置の製造工程図、第４図は
従来の半導体装置の断面図である。 １１・・・・・・シリコン基板、１２・・・・・・厚い
シリコン酸化膜、１３・・・・・・ｎ十カソード領域、
１４・・・・・・ｐ＋アノード領域、１５・・・・・・
ゲート酸化膜、１６・・・・・・ゲート。 代理人の氏名　弁理士　粟野重孝　ほか１名、１１ 第 図 第 図 ダイオードのｔ洸−電圧外比比腋 １−一本発萌のＰＩＮダイオードの順バイアス？−−本
発項のＰＩＮタイオー１’ｖ端しくイアス１−Ｖ特性 ｒ−ｖｓ性 バイアス見圧 ＶＡに ［Ｖコ

Claims (1)

【特許請求の範囲】
1. 　絶縁基板上の半導体薄膜中にｐ＾＋型のアノードと、
   ｎ＾＋型のカソードが低不純物濃度領域をはさんで平面
   的に配置され、前記低濃度不純物領域上部に、絶縁膜を
   介して、導電性のゲートが設けられ、前記アノードが前
   記ゲートと電気的に短絡されていることを特徴とする半
   導体装置。