JPH01276766A - 薄膜集積回路の製造方法 - Google Patents
薄膜集積回路の製造方法Info
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- JPH01276766A JPH01276766A JP63106092A JP10609288A JPH01276766A JP H01276766 A JPH01276766 A JP H01276766A JP 63106092 A JP63106092 A JP 63106092A JP 10609288 A JP10609288 A JP 10609288A JP H01276766 A JPH01276766 A JP H01276766A
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Landscapes
- Chemical Or Physical Treatment Of Fibers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば透過形液晶パネルの様な絶縁基板上に
形成された回路に利用される薄膜ダイオード及びそれを
用いた静電気保護回路に関する。
形成された回路に利用される薄膜ダイオード及びそれを
用いた静電気保護回路に関する。
従来、単結晶シリコンで形成されたダイオードは第６図
（ａ）に示される様にＰ形に不純物ドープされた領域１
とＮ形に不純物ドープされた領域２が隣接して設けられ
ていた。しかし、例えば多結晶シリコンや非晶質シリコ
ン等のシリコン薄膜にて同様な構成でダイオードを形成
すると、結晶の不完全性のためにＰＮ接合の逆方向に相
当大きなリーク電流を生じてしまう、この様なリーフ電
流を抑えるため、従来のシリコン薄膜ダイオードは第６
図（ｂ）の様にＰ形に不純物ドープされた領域３とＮ形
に不純物ドープされた領域５の間にイントリンシックな
領域４を設けていた。第７図にＰＩＮ梢造のダイオード
の断面構造を示す。
（ａ）に示される様にＰ形に不純物ドープされた領域１
とＮ形に不純物ドープされた領域２が隣接して設けられ
ていた。しかし、例えば多結晶シリコンや非晶質シリコ
ン等のシリコン薄膜にて同様な構成でダイオードを形成
すると、結晶の不完全性のためにＰＮ接合の逆方向に相
当大きなリーク電流を生じてしまう、この様なリーフ電
流を抑えるため、従来のシリコン薄膜ダイオードは第６
図（ｂ）の様にＰ形に不純物ドープされた領域３とＮ形
に不純物ドープされた領域５の間にイントリンシックな
領域４を設けていた。第７図にＰＩＮ梢造のダイオード
の断面構造を示す。
本発明は、ドライバー回路を内蔵したアクティブマトリ
クスパネル（その内容は、文献ニス・アイ・ディー８４
ダイジエスト３１６頁〜３１９頁等に記述されている。
クスパネル（その内容は、文献ニス・アイ・ディー８４
ダイジエスト３１６頁〜３１９頁等に記述されている。
）や薄膜による駆動回路を内蔵した密着型ラインセンサ
ー（その内容は、文献アイイーイーイー、トランザクシ
ョン、イーデイ−３２，８，１５４６頁（１９８５）等
に記述されている。）に応用することを意図している。
ー（その内容は、文献アイイーイーイー、トランザクシ
ョン、イーデイ−３２，８，１５４６頁（１９８５）等
に記述されている。）に応用することを意図している。
第７図にＰＩＮダイオードは、絶縁基板６上にＰ形シリ
コン薄膜層７、真性シリコン薄膜層〈以下、１層と略記
する）８、Ｎ形シリコン薄膜層９が形成されそれらが絶
縁膜層１０で被われた構造となっている。二の′Ｒ膜ダ
イオードは次の二つの大きな問題点を持っている。
コン薄膜層７、真性シリコン薄膜層〈以下、１層と略記
する）８、Ｎ形シリコン薄膜層９が形成されそれらが絶
縁膜層１０で被われた構造となっている。二の′Ｒ膜ダ
イオードは次の二つの大きな問題点を持っている。
１）Ｉ層８の表面状態を一定状態に保つことが雛しい。
２）Ｉ層８の長さＬｉを設計値通りに厳密に作り込まな
くてはならない。
くてはならない。
１層の表面状態が一定に保たれないとダイオードの順方
向及び逆方向の電流がふらついたり個体間でばらついた
りする結果を招く、シかし、１層の表面状態は絶縁膜層
１０に含まれる可動イオンの挙動に左右され一定に保つ
ためには製造工程の改善が必要でありコスト上昇を招く
、また、１層の長さＬｉが設計値からずれたりばらつい
たりすると所望のダイオード特性が実現出来ないことに
なる０通常Ｌｉの長さは１μｍ程度にコントロールする
必要があり第６図の構造でこれを実現するのは非常に難
しい、Ｐ、Ｉ、Ｈの積層構造とすれば上記長さ制御は可
能となるが製造工程が大幅に複雑化する。
向及び逆方向の電流がふらついたり個体間でばらついた
りする結果を招く、シかし、１層の表面状態は絶縁膜層
１０に含まれる可動イオンの挙動に左右され一定に保つ
ためには製造工程の改善が必要でありコスト上昇を招く
、また、１層の長さＬｉが設計値からずれたりばらつい
たりすると所望のダイオード特性が実現出来ないことに
なる０通常Ｌｉの長さは１μｍ程度にコントロールする
必要があり第６図の構造でこれを実現するのは非常に難
しい、Ｐ、Ｉ、Ｈの積層構造とすれば上記長さ制御は可
能となるが製造工程が大幅に複雑化する。
本発明は、上述の課題１）、２）を解決し、前記アクテ
ィブマトリクスパネルやラインセンサー等と同−又は整
合性のある製造工程で形成可能な高性能な薄膜ダイオー
ド及びそれを用いた静電気保護回路を提供することを目
的とする。
ィブマトリクスパネルやラインセンサー等と同−又は整
合性のある製造工程で形成可能な高性能な薄膜ダイオー
ド及びそれを用いた静電気保護回路を提供することを目
的とする。
本発明は、シリコン薄膜により形成された薄膜ダイオー
ドにおいて、Ｐ型に不純物ドープされた第一の領域と不
純物ドープされない第二の領域とＮ型に不純物ドープさ
れた第三の領域とから成るシリコン薄膜層、該シリコン
薄膜層に接する様にして設けられたゲート絶縁膜層及び
該ゲート絶縁膜層に接する様にして前記第二の領域と対
向する位置に設けられたゲート導電膜層を具備して成り
、該ゲート導電膜層は前記第一の領域及び第二の領域の
一方に接続されて成る薄膜ダイオードを提供すると同時
に、絶縁基板上に設けられた薄膜の回路素子と入出力端
子との間に、直列接続された抵抗素子と並列接続された
容量素子と並列接続された前記薄膜ダイオードとを具備
しなｉｉ？電気保護回路を提供することによって前述の
課題を解決する。
ドにおいて、Ｐ型に不純物ドープされた第一の領域と不
純物ドープされない第二の領域とＮ型に不純物ドープさ
れた第三の領域とから成るシリコン薄膜層、該シリコン
薄膜層に接する様にして設けられたゲート絶縁膜層及び
該ゲート絶縁膜層に接する様にして前記第二の領域と対
向する位置に設けられたゲート導電膜層を具備して成り
、該ゲート導電膜層は前記第一の領域及び第二の領域の
一方に接続されて成る薄膜ダイオードを提供すると同時
に、絶縁基板上に設けられた薄膜の回路素子と入出力端
子との間に、直列接続された抵抗素子と並列接続された
容量素子と並列接続された前記薄膜ダイオードとを具備
しなｉｉ？電気保護回路を提供することによって前述の
課題を解決する。
以下、図面に従って本発明の実施例を詳細に説明する。
第１図（ａ）〜（ｃ）に本発明の薄膜ダイオードの断面
図を示す。
図を示す。
第１図（ａ）において、１１は絶縁基板、１２はシリコ
ン薄膜層のＰ型に不純物ドープされた第一の領域、１３
はシリコン薄膜層の不純物ドープされない第二の領域、
１４はシリコン薄膜層のＮ形に不純物ドープされた第三
の領域、１５は該シリコン薄膜層（１２，１３，１４）
に接する様にして設けらなゲート絶縁膜層、１６は前３
ピゲート絶縁膜層に接する様に設けられたゲート導電膜
層、１７は層間絶縁膜層、１８及び１９は配線層である
。同図はゲート導電膜層１６が前記第一の領域１２及び
第二の領域１３のいずれにも接続されない薄膜トランジ
スタ（以下ＴＰＴと略記する）の状態を示している。該
ゲート導電膜層１６を適切な定電位に保つように接続し
て薄膜ダイオード（以下、ＴＦＤと略記する。）を形成
することも可能である。
ン薄膜層のＰ型に不純物ドープされた第一の領域、１３
はシリコン薄膜層の不純物ドープされない第二の領域、
１４はシリコン薄膜層のＮ形に不純物ドープされた第三
の領域、１５は該シリコン薄膜層（１２，１３，１４）
に接する様にして設けらなゲート絶縁膜層、１６は前３
ピゲート絶縁膜層に接する様に設けられたゲート導電膜
層、１７は層間絶縁膜層、１８及び１９は配線層である
。同図はゲート導電膜層１６が前記第一の領域１２及び
第二の領域１３のいずれにも接続されない薄膜トランジ
スタ（以下ＴＰＴと略記する）の状態を示している。該
ゲート導電膜層１６を適切な定電位に保つように接続し
て薄膜ダイオード（以下、ＴＦＤと略記する。）を形成
することも可能である。
第１図（ｂ）は、同図（ａ）においてゲート導電膜層１
６を第一の領域１２に配線層２０を介して接続して成る
ＴＦＤを示したものである。この構造よると、第一の領
域１２が第三の領域１４よりも、一定電圧（第１図（ａ
）に示されるＴＰＴのしきい値に略等しい電圧）以上高
電位となった時にＴＦＤはオンし、それ以外の時ＴＦＤ
はオフする。
６を第一の領域１２に配線層２０を介して接続して成る
ＴＦＤを示したものである。この構造よると、第一の領
域１２が第三の領域１４よりも、一定電圧（第１図（ａ
）に示されるＴＰＴのしきい値に略等しい電圧）以上高
電位となった時にＴＦＤはオンし、それ以外の時ＴＦＤ
はオフする。
第１図（ｃ）は、同図（ａ）においてゲート導電膜層１
６を第二の領域１４に配線層２３を介して接続して成る
ＴＦＤを示したものである。第１図（ｂ）のＴＦＤ同様
第三の領域が第一の領域よりも一定電圧以上定電位に置
かれた時のみＴ Ｆ” Ｄはオンする。
６を第二の領域１４に配線層２３を介して接続して成る
ＴＦＤを示したものである。第１図（ｂ）のＴＦＤ同様
第三の領域が第一の領域よりも一定電圧以上定電位に置
かれた時のみＴ Ｆ” Ｄはオンする。
第２図に、上述のＴＦＤの製造プロセスフローの一例を
、同一基板上に形成されたドライバー回路等の構成要素
を成す相補形金属酸化膜半導体（以下、０ＭＯ３と略記
する）構造のＴＰＴのそれと対比しつつ示す、同図にに
おいて、破線で分けられた４３がＰ形ＴＦＴの製造プロ
セスフロー、４４がＮ形ＴＦＴの製造プロセスフロー、
４５がＴＦＤの製造プロセス７０−である。
、同一基板上に形成されたドライバー回路等の構成要素
を成す相補形金属酸化膜半導体（以下、０ＭＯ３と略記
する）構造のＴＰＴのそれと対比しつつ示す、同図にに
おいて、破線で分けられた４３がＰ形ＴＦＴの製造プロ
セスフロー、４４がＮ形ＴＦＴの製造プロセスフロー、
４５がＴＦＤの製造プロセス７０−である。
第２図（ａ）は、絶縁基板２４の上にＣＶＤ法等によっ
てシリコン薄膜層を積みパターニングしてシリコン薄膜
層の島２５．２６．２７を形成する工程を示している。
てシリコン薄膜層を積みパターニングしてシリコン薄膜
層の島２５．２６．２７を形成する工程を示している。
第２図（ｂ）は、シリコン薄膜層２５．２６．２７を酸
化する方法又はＣＶＤ法等により絶縁膜を積むことによ
ってゲート絶縁膜２６．２８．３０を設ける工程とＣＶ
Ｄ法又はスパッタ法等により導電膜層を積みパターニン
グしてゲート電極２７．２９．３１を形成する工程とイ
オン注入法又は拡散法等により不純物ドープをし、ソー
ス・ドレイン領域３２．３４．３５．３７．３８．４０
を設ける工程とを示している。前記不純物ドープは選択
的に行われ領域３２．３４．３８にはＰ形の不純物か、
領域３５．３７．４０にはＮ形の不純物がドープされる
。
化する方法又はＣＶＤ法等により絶縁膜を積むことによ
ってゲート絶縁膜２６．２８．３０を設ける工程とＣＶ
Ｄ法又はスパッタ法等により導電膜層を積みパターニン
グしてゲート電極２７．２９．３１を形成する工程とイ
オン注入法又は拡散法等により不純物ドープをし、ソー
ス・ドレイン領域３２．３４．３５．３７．３８．４０
を設ける工程とを示している。前記不純物ドープは選択
的に行われ領域３２．３４．３８にはＰ形の不純物か、
領域３５．３７．４０にはＮ形の不純物がドープされる
。
第２図（ｃ）は、層間絶縁膜４１を設ける工程とコンタ
クトホール４６を開口する工程と配線４２を形成する工
程を示している。
クトホール４６を開口する工程と配線４２を形成する工
程を示している。
第２図より、ＴＦＤを形成する工程がＣＭＯ３ＴＰＴに
より回路素子を形成する工程と良く整合しているこが説
明される。
より回路素子を形成する工程と良く整合しているこが説
明される。
第３図に、本明細書中で用いるＴＦＤのシンボルを示す
、第３図（ａ）は第１図（ａ）に、第３図（ｂ）は第１
図（ｂ）に、第３図（Ｃ）は第１図（ｃ）にそれぞれ対
応する。４７が１６に相当するゲート、４８が１８に相
当する第一の領域（Ｐ影領域）、４９が１９に相当する
第三の領域（Ｎ影領域）を表わす。
、第３図（ａ）は第１図（ａ）に、第３図（ｂ）は第１
図（ｂ）に、第３図（Ｃ）は第１図（ｃ）にそれぞれ対
応する。４７が１６に相当するゲート、４８が１８に相
当する第一の領域（Ｐ影領域）、４９が１９に相当する
第三の領域（Ｎ影領域）を表わす。
第４図に本発明のＴＦＤのＩＶ特性の一例を示す、同図
ににおいて縦軸ＩはＪｌｉ方向を正にとった電流、横軸
Ｖはグラウンドからみた電圧である。
ににおいて縦軸ＩはＪｌｉ方向を正にとった電流、横軸
Ｖはグラウンドからみた電圧である。
素子寸法はゲート長が４μｍ、ゲート幅が２０μｍであ
る。
る。
第５図に上述のＴＦＤを利用した静電気ｃＡ護回路の一
例を示す、同図において、５０は絶縁基板上に形成され
た入力又は出力端子、５１は正電源端子、５２はグラウ
ンド端子、５３は薄膜集積回路、５４は薄膜の抵抗素子
、５５は薄膜の容量素子、５６及び５７はＴＦＤである
。該抵抗素子５４、容量素子５５及びＴＦＤ５６．５７
が静電気保護回路を形成しており、いずれも薄膜集積回
路５３と同一の絶縁基板上に形成されて成る。該静電気
保護回路の作用は通常のＬＳＩに設けられた静電気保護
回路のそれと同じである。即ち、入力又は出力端子５０
に静電気が印加されると抵抗素子５４及び容量素子５５
においてピーク電流及びピーク電圧がまず抑制される。
例を示す、同図において、５０は絶縁基板上に形成され
た入力又は出力端子、５１は正電源端子、５２はグラウ
ンド端子、５３は薄膜集積回路、５４は薄膜の抵抗素子
、５５は薄膜の容量素子、５６及び５７はＴＦＤである
。該抵抗素子５４、容量素子５５及びＴＦＤ５６．５７
が静電気保護回路を形成しており、いずれも薄膜集積回
路５３と同一の絶縁基板上に形成されて成る。該静電気
保護回路の作用は通常のＬＳＩに設けられた静電気保護
回路のそれと同じである。即ち、入力又は出力端子５０
に静電気が印加されると抵抗素子５４及び容量素子５５
においてピーク電流及びピーク電圧がまず抑制される。
更に節点５８に過大な電圧が加わるとＴＦＤ５６又はＴ
ＦＤ５７が導通して静電気を正電源又はグラウンドに逃
がす。
ＦＤ５７が導通して静電気を正電源又はグラウンドに逃
がす。
尚、静電気保護回路の回路形式は他にもバリエーション
が有り、直列に抵抗素子、並列に容量素子及びＴＦＤを
備えていることが本発明の主旨である。
が有り、直列に抵抗素子、並列に容量素子及びＴＦＤを
備えていることが本発明の主旨である。
本発明は、ドライバー回路を内蔵したアクティブマトリ
クスパネル、薄膜による駆動回路を内蔵した密着型ライ
ンセンサー等に応用することが出来る。
クスパネル、薄膜による駆動回路を内蔵した密着型ライ
ンセンサー等に応用することが出来る。
本発明の薄膜ダイオードは、第１図に示した様にＰＩＮ
を横形に配置し１層に対向してゲートを設ける構造を有
するため、 １）第２図にて説明したごとく、ドライバー内蔵アクテ
ィブマトリクスパネル、駆動回路を内蔵した密着型ライ
ンセンサー等ＣＭＯ３ｒ４造の薄膜集積回路とＩ！！逍
上のプロセスが整合する。
を横形に配置し１層に対向してゲートを設ける構造を有
するため、 １）第２図にて説明したごとく、ドライバー内蔵アクテ
ィブマトリクスパネル、駆動回路を内蔵した密着型ライ
ンセンサー等ＣＭＯ３ｒ４造の薄膜集積回路とＩ！！逍
上のプロセスが整合する。
２）ゲート長く即ち１層の長さ）を短く、精度良く作り
込むことが可能であるため第４図に示す様な良好なダイ
オード特性を得ることが出来る。
込むことが可能であるため第４図に示す様な良好なダイ
オード特性を得ることが出来る。
という著しい効果をもたらす。
また、従来絶縁基板上に設けられた集積回路に対する良
好な静電気保護の手段が無かったが、本発明のＴＦＤを
用いることにより従来得ることの出来なかった高信頼度
の静電気保護回路が実現される。
好な静電気保護の手段が無かったが、本発明のＴＦＤを
用いることにより従来得ることの出来なかった高信頼度
の静電気保護回路が実現される。
第１図＜ａ）〜（ｃ）は本発明の詳細な説明するための
図。 第２図（ａ）、（ｂ）、（ｃ）は本発明の薄膜ダイオー
ドの製造方法を説明するための図。 第３図（ａ）〜（ｃ）は本発明の薄膜ダイオードのシン
ボルを示した図。 第４図（ａ）（ｂ）は本発明の薄膜ダイオードの特性例
を示した図。 第５図は本発明の静電気保護回路の実施例を説明するた
めの図。 第６図（ａ）（ｂ）及び第７図は従来技術を説明するた
めの図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）（α）（シ
） 第１０ （α）（１）） （Ｃ）第３「］ 工（マイク０７ンＡｌ１７） 第４０ 号４ 毛椿素峯 舊、 砦引斗 号６．弓ワ ＴＴの 第５図 （α）（ｂ） 第６１頃［ 竺７０
図。 第２図（ａ）、（ｂ）、（ｃ）は本発明の薄膜ダイオー
ドの製造方法を説明するための図。 第３図（ａ）〜（ｃ）は本発明の薄膜ダイオードのシン
ボルを示した図。 第４図（ａ）（ｂ）は本発明の薄膜ダイオードの特性例
を示した図。 第５図は本発明の静電気保護回路の実施例を説明するた
めの図。 第６図（ａ）（ｂ）及び第７図は従来技術を説明するた
めの図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）（α）（シ
） 第１０ （α）（１）） （Ｃ）第３「］ 工（マイク０７ンＡｌ１７） 第４０ 号４ 毛椿素峯 舊、 砦引斗 号６．弓ワ ＴＴの 第５図 （α）（ｂ） 第６１頃［ 竺７０
Claims (2)
- （１）シリコン薄膜により形成された薄膜ダイオードに
おいて、Ｐ型に不純物ドープされた第一の領域と不純物
ドープされない第二の領域とＮ型に不純物ドープされた
第三の領域とから成るシリコン薄膜層、該シリコン薄膜
層に接する様にして設けられたゲート絶縁膜層及び該ゲ
ート絶縁膜層に接する様にして前記第二の領域と対向す
る位置に設けられたゲート導電膜層を具備して成り、該
ゲート導電膜層は前記第一の領域及び第二の領域の一方
に接続されて成ることを特徴とする薄膜ダイオード。 - （２）絶縁基板上に設けられた薄膜の集積回路と入出力
端子との間に、直列接続された薄膜の抵抗素子と並列接
続された薄膜の容量素子と並列接続された第一項記載の
薄膜ダイオードとを具備して成ることを特徴とする静電
気保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106092A JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106092A JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276766A true JPH01276766A (ja) | 1989-11-07 |
| JP2743376B2 JP2743376B2 (ja) | 1998-04-22 |
Family
ID=14424903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106092A Expired - Lifetime JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743376B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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