JP2743376B2 - 薄膜集積回路の製造方法 - Google Patents
薄膜集積回路の製造方法Info
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- JP2743376B2 JP2743376B2 JP63106092A JP10609288A JP2743376B2 JP 2743376 B2 JP2743376 B2 JP 2743376B2 JP 63106092 A JP63106092 A JP 63106092A JP 10609288 A JP10609288 A JP 10609288A JP 2743376 B2 JP2743376 B2 JP 2743376B2
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- Japan
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- region
- film layer
- diode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補型薄膜トランジスタ及び薄膜ダイオー
ドを同一絶縁基板上に形成する薄膜集積回路の製造方法
に関する。
ドを同一絶縁基板上に形成する薄膜集積回路の製造方法
に関する。
従来、単結晶シリコンで形成されたダイオードは第６
図（ａ）に示される様にＰ形に不純物ドープされた領域
１とＮ形に不純物ドープされた領域２が隣接して設けら
れていた。しかし、例えば多結晶シリコンや非晶質シリ
コン等のシリコン薄膜にて同様な構成でダイオードを形
成すると、結晶の不完全性のためにPN接合の逆方向に相
当大きなリーク電流を生じてしまう。この様なリーク電
流を抑えるため、従来のシリコン薄膜ダイオードは第６
図（ｂ）の様にＰ形に不純物ドープされた領域３とＮ形
に不純物ドープされた領域５の間にイントリンジックな
領域４を設けていた。第７図にPIN構造のダイオードの
断面構造を示す。
図（ａ）に示される様にＰ形に不純物ドープされた領域
１とＮ形に不純物ドープされた領域２が隣接して設けら
れていた。しかし、例えば多結晶シリコンや非晶質シリ
コン等のシリコン薄膜にて同様な構成でダイオードを形
成すると、結晶の不完全性のためにPN接合の逆方向に相
当大きなリーク電流を生じてしまう。この様なリーク電
流を抑えるため、従来のシリコン薄膜ダイオードは第６
図（ｂ）の様にＰ形に不純物ドープされた領域３とＮ形
に不純物ドープされた領域５の間にイントリンジックな
領域４を設けていた。第７図にPIN構造のダイオードの
断面構造を示す。
本発明は、ドライバー回路を内蔵したアクティブマト
リクスパネル（その内容は、文献エス・アイ・ディー84
ダイジェスト316頁〜319頁等に記述されている。）や薄
膜による駆動回路を内蔵した密着型ラインセンサー（そ
の内容は、文献アイイーイーイー、トラザクション、イ
ーディー32,8,1546頁（1985）等に記述されている。）
に応用することを意図している。
リクスパネル（その内容は、文献エス・アイ・ディー84
ダイジェスト316頁〜319頁等に記述されている。）や薄
膜による駆動回路を内蔵した密着型ラインセンサー（そ
の内容は、文献アイイーイーイー、トラザクション、イ
ーディー32,8,1546頁（1985）等に記述されている。）
に応用することを意図している。
第７図にPINダイオードは、絶縁基板６上にＰ形シリ
コン薄膜層７、真性シリコン薄膜層（以下、Ｉ層と略記
する）８、Ｎ形シリコン薄膜層９が形成されそれらが絶
縁膜層10で被われた構造となっている。この薄膜ダイオ
ードは次の二つの大きな問題点を持っている。
コン薄膜層７、真性シリコン薄膜層（以下、Ｉ層と略記
する）８、Ｎ形シリコン薄膜層９が形成されそれらが絶
縁膜層10で被われた構造となっている。この薄膜ダイオ
ードは次の二つの大きな問題点を持っている。
１）Ｉ層８の表面状態を一定状態に保つことが難しい。
２）Ｉ層８の長さLiを設計値通りに厳密に作り込まなく
てはならない。
てはならない。
Ｉ層の表面状態が一定に保たれないとダイオードの順
方向及び逆方向の電流がふらついたり固体間でばらつい
たりする結果を招く。しかし、Ｉ層の表面状態は絶縁膜
層10に含まれる可動イオンの挙動に左右され一定に保つ
ためには製造工程の改善が必要でありコスト上昇を招
く。また、Ｉ層の長さLiが設計値からずれたりばらつい
たりすると所望のダイオード特性が実現出来ないことに
なる。通常Liの長さは１μｍ程度にコントロールする必
要があり第７図の構造でこれを実現するのは非常に難し
い。Ｐ、Ｉ、Ｎの積層構造とすれば上記長さ制御は可能
なるが製造工程が大幅に複雑化する。
方向及び逆方向の電流がふらついたり固体間でばらつい
たりする結果を招く。しかし、Ｉ層の表面状態は絶縁膜
層10に含まれる可動イオンの挙動に左右され一定に保つ
ためには製造工程の改善が必要でありコスト上昇を招
く。また、Ｉ層の長さLiが設計値からずれたりばらつい
たりすると所望のダイオード特性が実現出来ないことに
なる。通常Liの長さは１μｍ程度にコントロールする必
要があり第７図の構造でこれを実現するのは非常に難し
い。Ｐ、Ｉ、Ｎの積層構造とすれば上記長さ制御は可能
なるが製造工程が大幅に複雑化する。
本発明は、上述の課題１）、２）を解決し、前記アク
ティブマトリクスパネルやラインセンサー等のCMOS構造
の薄膜集積回路と同一又は整合性のある製造工程で形成
可能な高性能な薄膜ダイオード及びその製造方法を提供
することを目的とする。
ティブマトリクスパネルやラインセンサー等のCMOS構造
の薄膜集積回路と同一又は整合性のある製造工程で形成
可能な高性能な薄膜ダイオード及びその製造方法を提供
することを目的とする。
本発明は、相補型薄膜トランジスタと薄膜ダイオード
を有する薄膜集積回路の製造方法において、 絶縁基板上に、前記相補型薄膜トランジスタのソー
ス、チャネル、ドレインとなるシリコン薄膜層と、前記
薄膜ダイオードの第１の導電型の第１領域、真性な第２
領域、第２導電型の第３領域となるシリコン薄膜層とを
共に形成する工程と、 前記シリコン薄膜層上にそれぞれゲート絶縁膜を形成
し、その上にそれぞれゲート導電膜層を形成する工程
と、 前記相補型の一方の薄膜トランジスタのゲート導電膜
層を挟む前記シリコン薄膜層及び前記薄膜ダイオードの
ゲート導電膜層を挟む前記シリコン薄膜層の一方にイオ
ン注入法により第１導電型不純物をドープし、前記相補
型の他方の薄膜トランジスタのゲート導電層を挟む前記
シリコン薄膜層及び前記薄膜ダイオードのゲート導電層
を挟む前記シリコン薄膜層の他方にイオン注入法により
第２導電型不純物をドープして、前記相補型薄膜トラン
ジスタのソース及びドレイン、前記薄膜ダイオードの第
１領域及び第３領域を形成する工程と、 前記相補型薄膜トランジスタ同士を接続する配線と、
前記薄膜ダイオードの前記ゲート導電膜層と前記第１又
は第３領域を接続する配線とを共に形成する工程とを有
し、 前記相補型薄膜トランジスタのチャネル及び前記薄膜
ダイオードの第２領域は、それぞれの前記ゲート導電膜
層の下の前記シリコン薄膜層に形成されてなる ことを特徴とする。
を有する薄膜集積回路の製造方法において、 絶縁基板上に、前記相補型薄膜トランジスタのソー
ス、チャネル、ドレインとなるシリコン薄膜層と、前記
薄膜ダイオードの第１の導電型の第１領域、真性な第２
領域、第２導電型の第３領域となるシリコン薄膜層とを
共に形成する工程と、 前記シリコン薄膜層上にそれぞれゲート絶縁膜を形成
し、その上にそれぞれゲート導電膜層を形成する工程
と、 前記相補型の一方の薄膜トランジスタのゲート導電膜
層を挟む前記シリコン薄膜層及び前記薄膜ダイオードの
ゲート導電膜層を挟む前記シリコン薄膜層の一方にイオ
ン注入法により第１導電型不純物をドープし、前記相補
型の他方の薄膜トランジスタのゲート導電層を挟む前記
シリコン薄膜層及び前記薄膜ダイオードのゲート導電層
を挟む前記シリコン薄膜層の他方にイオン注入法により
第２導電型不純物をドープして、前記相補型薄膜トラン
ジスタのソース及びドレイン、前記薄膜ダイオードの第
１領域及び第３領域を形成する工程と、 前記相補型薄膜トランジスタ同士を接続する配線と、
前記薄膜ダイオードの前記ゲート導電膜層と前記第１又
は第３領域を接続する配線とを共に形成する工程とを有
し、 前記相補型薄膜トランジスタのチャネル及び前記薄膜
ダイオードの第２領域は、それぞれの前記ゲート導電膜
層の下の前記シリコン薄膜層に形成されてなる ことを特徴とする。
以下、図面に従って本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）は薄膜トランジスタの断面図を示し、第
１図（ｂ）（ｃ）は本発明の薄膜ダイードの断面図を示
す。
１図（ｂ）（ｃ）は本発明の薄膜ダイードの断面図を示
す。
第１図（ａ）において、11は絶縁基板、12はシリコン
薄膜層のＰ形に不純物ドープされた第一の領域、13はシ
リコン薄膜層の不純物ドープされない第二の領域（チャ
ネル）、14はシリコン薄膜層のＮ形に不純物ドープされ
た第三の領域、15は該シリコン薄膜層（12、13、14）に
接する様にして設けらたゲート絶縁膜層、16は前記ゲー
ト絶縁膜層に接する様に設けられたゲート導電膜層、17
は層間絶縁膜層、18及び19は配線層である。同図はゲー
ト導電膜層16が前記第一の領域12及び第二の領域13のい
ずれにも接続されない薄膜トランジスタ（以下TFTと略
記する）の状態を示している。該ゲート導電膜層16を適
切な定位置に保つように接続して薄膜ダイオード（以
下、TFDと略記する。）を形成することも可能である。
薄膜層のＰ形に不純物ドープされた第一の領域、13はシ
リコン薄膜層の不純物ドープされない第二の領域（チャ
ネル）、14はシリコン薄膜層のＮ形に不純物ドープされ
た第三の領域、15は該シリコン薄膜層（12、13、14）に
接する様にして設けらたゲート絶縁膜層、16は前記ゲー
ト絶縁膜層に接する様に設けられたゲート導電膜層、17
は層間絶縁膜層、18及び19は配線層である。同図はゲー
ト導電膜層16が前記第一の領域12及び第二の領域13のい
ずれにも接続されない薄膜トランジスタ（以下TFTと略
記する）の状態を示している。該ゲート導電膜層16を適
切な定位置に保つように接続して薄膜ダイオード（以
下、TFDと略記する。）を形成することも可能である。
第１図（ｂ）は、同図（ａ）においてゲート導電膜層
16を第一の領域12に配線層20を介して接続して成るTFD
を示したものである。この構造によると、第一の領域12
が第三の領域14よりも、一定電圧（第１図（ａ）に示さ
れるTFTのしきい値に略等しい電圧）以上高電位となっ
た時にTFDはオンし、それ以外の時TFDはオフする。
16を第一の領域12に配線層20を介して接続して成るTFD
を示したものである。この構造によると、第一の領域12
が第三の領域14よりも、一定電圧（第１図（ａ）に示さ
れるTFTのしきい値に略等しい電圧）以上高電位となっ
た時にTFDはオンし、それ以外の時TFDはオフする。
第１図（Ｃ）は、同図（ａ）においてゲート導電膜層
16を第三の領域14に配線層23を介して接続してなるTFD
を示したものである。第１図（ｂ）のTFD同様第三の領
域14が第一の領域12よりも一定電圧以下の低電圧に置か
れた時のみTFDはオンする。
16を第三の領域14に配線層23を介して接続してなるTFD
を示したものである。第１図（ｂ）のTFD同様第三の領
域14が第一の領域12よりも一定電圧以下の低電圧に置か
れた時のみTFDはオンする。
第２図に、上述のTFDの製造プロセスフローの一例
を、同一基板上に形成されたドライバー回路等の構成要
素を成す相補形金属酸化膜半導体（以下、CMOSと略記す
る）構造のTFTのそれと対比しつつ示す。同図におい
て、43（左側）がＰ型TFTの製造プロセスフロー、44
（中央）がＮ型TFTの製造プロセスフロー、45（右側）
がTFDの製造プロセスフローである。
を、同一基板上に形成されたドライバー回路等の構成要
素を成す相補形金属酸化膜半導体（以下、CMOSと略記す
る）構造のTFTのそれと対比しつつ示す。同図におい
て、43（左側）がＰ型TFTの製造プロセスフロー、44
（中央）がＮ型TFTの製造プロセスフロー、45（右側）
がTFDの製造プロセスフローである。
第２図（ａ）は、絶縁基板24の上にCVD法等によって
シリコン薄膜層を積みパターニングしてシリコン薄膜層
の島25、26、27を形成する工程を示している。
シリコン薄膜層を積みパターニングしてシリコン薄膜層
の島25、26、27を形成する工程を示している。
第２図（ｂ）は、シリコン薄膜層25、26、27を酸化す
る方法又はCVD法等により絶縁膜を積むことによってゲ
ート絶縁膜26、28、30を設ける工程と、CVD法又はスパ
ッタ法等により導電膜層を積みパターニングしてゲート
電極27、29、31を形成する工程と、イオン注入法により
不純物ドープをし、ソース・ドレイン領域32、34、35、
37、38、40を設ける工程とを示している。前記不純物ド
ープは選択的に行われ領域32、34、38にはＰ形の不純物
が、領域35、37、40にはＮ形の不純物がドープされる。
る方法又はCVD法等により絶縁膜を積むことによってゲ
ート絶縁膜26、28、30を設ける工程と、CVD法又はスパ
ッタ法等により導電膜層を積みパターニングしてゲート
電極27、29、31を形成する工程と、イオン注入法により
不純物ドープをし、ソース・ドレイン領域32、34、35、
37、38、40を設ける工程とを示している。前記不純物ド
ープは選択的に行われ領域32、34、38にはＰ形の不純物
が、領域35、37、40にはＮ形の不純物がドープされる。
第２図（ｃ）は、層間絶縁膜41を設ける工程とコンタ
クトホール46を開口する工程と配線42を形成する工程を
示している。
クトホール46を開口する工程と配線42を形成する工程を
示している。
第２図より、TFDを形成する工程がCMOSTFTにより回路
素子を形成する工程と良く整合していることが説明され
る。
素子を形成する工程と良く整合していることが説明され
る。
第３図に、本明細書中で用いるTFDのシンボルを示
す。第３図（ａ）は第１図（ａ）に、第３図（ｂ）は第
１図（ｂ）に、第３図（ｃ）は第１図（ｃ）にそれぞれ
対応する。47が16に相当するゲート、48が18に相当する
第一の領域（Ｐ形領域）、49が19に相当する第三の領域
（Ｎ形領域）を表わす。
す。第３図（ａ）は第１図（ａ）に、第３図（ｂ）は第
１図（ｂ）に、第３図（ｃ）は第１図（ｃ）にそれぞれ
対応する。47が16に相当するゲート、48が18に相当する
第一の領域（Ｐ形領域）、49が19に相当する第三の領域
（Ｎ形領域）を表わす。
第４図に本発明のTFDのIV特性の一例を示す。同図に
おいて縦軸Ｉは順方向を正にとった電流、横軸Ｖはグラ
ウンドからみた電圧である。素子寸法はゲート長が４μ
ｍ、ゲート幅が20μｍである。
おいて縦軸Ｉは順方向を正にとった電流、横軸Ｖはグラ
ウンドからみた電圧である。素子寸法はゲート長が４μ
ｍ、ゲート幅が20μｍである。
第５図に上述のTFDを利用した静電気保護回路の一例
を示す。同図において、50は絶縁基板上に形成された入
力又は出力端子、51は正電源端子、52はグラウンド端
子、53は薄膜集積回路、54は薄膜の抵抗素子、55は薄膜
の容量素子、56及び57はTFDである。該抵抗素子54、容
量素子55及びTFD56、57が静電気保護回路を形成してお
り、いずれも薄膜集積回路53と同一の絶縁基板上に形成
されて成る。該静電気保護回路の作用は通常のLSIに設
けられた静電気保護回路のそれと同じである。即ち、入
力又は出力端子50に静電気が印加されると抵抗素子54及
び容量素子55においてピーク電流及びピーク電圧がまず
抑制される。更に節点58に過大な電圧が加わるとTFD56
又はTFD57が導通して静電気を正電源又はグラウンドに
逃がす。尚、静電気保護回路の回路形式は他にもバリエ
ーションが有り、直列に抵抗素子、並列に容量素子及び
TFDを備えていることが本発明の主旨である。
を示す。同図において、50は絶縁基板上に形成された入
力又は出力端子、51は正電源端子、52はグラウンド端
子、53は薄膜集積回路、54は薄膜の抵抗素子、55は薄膜
の容量素子、56及び57はTFDである。該抵抗素子54、容
量素子55及びTFD56、57が静電気保護回路を形成してお
り、いずれも薄膜集積回路53と同一の絶縁基板上に形成
されて成る。該静電気保護回路の作用は通常のLSIに設
けられた静電気保護回路のそれと同じである。即ち、入
力又は出力端子50に静電気が印加されると抵抗素子54及
び容量素子55においてピーク電流及びピーク電圧がまず
抑制される。更に節点58に過大な電圧が加わるとTFD56
又はTFD57が導通して静電気を正電源又はグラウンドに
逃がす。尚、静電気保護回路の回路形式は他にもバリエ
ーションが有り、直列に抵抗素子、並列に容量素子及び
TFDを備えていることが本発明の主旨である。
本発明は、ドライバー回路を内蔵したアクティブマト
リクスパネル、薄膜による駆動回路を内蔵した密着型ラ
インセンサー等に応用することが出来る。
リクスパネル、薄膜による駆動回路を内蔵した密着型ラ
インセンサー等に応用することが出来る。
本発明の薄膜ダイオードは、第１図に示した様にPIN
を横形に配置しＩ層に対向してゲートを設ける構造を有
するため、 １）第２図にて説明したごとく、ドライバー内蔵アクテ
ィブマトリクスパネル、駆動回路を内蔵した密着型ライ
ンセンサー等CMOS構造の薄膜集積回路と製造上のプロセ
スが整合する。
を横形に配置しＩ層に対向してゲートを設ける構造を有
するため、 １）第２図にて説明したごとく、ドライバー内蔵アクテ
ィブマトリクスパネル、駆動回路を内蔵した密着型ライ
ンセンサー等CMOS構造の薄膜集積回路と製造上のプロセ
スが整合する。
２）ゲート長（即ちＩ層の長さ）を短く、精度良く作り
込むことが可能であるため第４図に示す様な良好なダイ
オード特性を得ることが出来る。という著しい効果をも
たらす。
込むことが可能であるため第４図に示す様な良好なダイ
オード特性を得ることが出来る。という著しい効果をも
たらす。
また、従来絶縁基板上に設けられた集積回路に対する
良好な静電気保護の手段が無かったが、本発明のTFDを
用いることにより従来得ることの出来なかった高信頼度
の静電気保護回路が実現される。
良好な静電気保護の手段が無かったが、本発明のTFDを
用いることにより従来得ることの出来なかった高信頼度
の静電気保護回路が実現される。
以上述べたように、本発明の薄膜ダイオードは、相補
型薄膜トランジスタと同一の製造方法を用いて製造され
るので、別工程で薄膜ダイオードを製造しなくともよ
く、相補型薄膜トランジスタと薄膜ダイオードを有する
薄膜集積回路の製造方法が簡単化する。
型薄膜トランジスタと同一の製造方法を用いて製造され
るので、別工程で薄膜ダイオードを製造しなくともよ
く、相補型薄膜トランジスタと薄膜ダイオードを有する
薄膜集積回路の製造方法が簡単化する。
また、本発明においては、シリコン薄膜層に形成され
たＰ型領域、真性領域、Ｎ型領域のうち、真性領域が薄
膜トランジスタのゲート導電膜層の下に、薄膜トランジ
スタと同一工程により形成されるので、薄膜トランジス
タのチャネルと同等の精度で、真性領域の長さを短く、
精度良く作り込むことが可能となり、良好なダイオード
特性を得ることができる。
たＰ型領域、真性領域、Ｎ型領域のうち、真性領域が薄
膜トランジスタのゲート導電膜層の下に、薄膜トランジ
スタと同一工程により形成されるので、薄膜トランジス
タのチャネルと同等の精度で、真性領域の長さを短く、
精度良く作り込むことが可能となり、良好なダイオード
特性を得ることができる。
第１図（ａ）〜（ｃ）は本発明の実施例を説明するため
の図。 第２図（ａ）、（ｂ）、（ｃ）は本発明の薄膜ダイオー
ドの製造方法を説明するための図。 第３図（ａ）〜（ｃ）は本発明の薄膜ダイオードのシン
ボルを示した図。 第４図（ａ）（ｂ）は本発明の薄膜ダイオードの特性例
を示した図。 第５図は本発明の静電気保護回路の実施例を説明するた
めの図。 第６図（ａ）（ｂ）及び第７図は従来技術を説明するた
めの図。
の図。 第２図（ａ）、（ｂ）、（ｃ）は本発明の薄膜ダイオー
ドの製造方法を説明するための図。 第３図（ａ）〜（ｃ）は本発明の薄膜ダイオードのシン
ボルを示した図。 第４図（ａ）（ｂ）は本発明の薄膜ダイオードの特性例
を示した図。 第５図は本発明の静電気保護回路の実施例を説明するた
めの図。 第６図（ａ）（ｂ）及び第７図は従来技術を説明するた
めの図。
Claims (1)
- 【請求項１】相補型薄膜トランジスタと薄膜ダイオード
を有する薄膜集積回路の製造方法において、 絶縁基板上に、前記相補型薄膜トランジスタのソース、
チャネル、ドレインとなるシリコン薄膜層と、前記薄膜
ダイオードの第１導電型の第１領域、真性な第２領域、
第２導電型の第３領域となるシリコン薄膜層とを共に形
成する工程と、 前記シリコン薄膜層上にそれぞれゲート絶縁膜を形成
し、その上にそれぞれゲート導電膜層を形成する工程
と、 前記相補型の一方の薄膜トランジスタのゲート導電膜層
を挟む前記シリコン薄膜層及び前記薄膜ダイオードのゲ
ート導電膜層を挟む前記シリコン薄膜層の一方にイオン
注入法により第１導電型不純物をドープし、前記相補型
の他方の薄膜トランジスタのゲート導電層を挟む前記シ
リコン薄膜層及び前記薄膜ダイオードのゲート導電層を
挟む前記シリコン薄膜層の他方にイオン注入法により第
２導電型不純物をドープして、前記相補型薄膜トランジ
スタのソース及びドレイン、前記薄膜ダイオードの第１
領域及び第３領域を形成する工程と、 前記相補型薄膜トランジスタ同士を接続する配線と、前
記薄膜ダイオードの前記ゲート導電膜層と前記第１又は
第３領域を接続する配線と共に形成する工程とを有し、 前記相補型薄膜トランジスタのチャネル及び前記薄膜ダ
イオードの第２領域は、それぞれの前記ゲート導電膜層
の下の前記シリコン薄膜層に形成されてなる ことを特徴とする薄膜集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106092A JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106092A JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276766A JPH01276766A (ja) | 1989-11-07 |
| JP2743376B2 true JP2743376B2 (ja) | 1998-04-22 |
Family
ID=14424903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106092A Expired - Lifetime JP2743376B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743376B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246160A (ja) * | 1989-03-17 | 1990-10-01 | Matsushita Electron Corp | 半導体装置 |
| JP2773474B2 (ja) * | 1991-08-06 | 1998-07-09 | 日本電気株式会社 | 半導体装置 |
| JP4332244B2 (ja) | 1998-10-30 | 2009-09-16 | シャープ株式会社 | Ｍｏｓ型容量素子 |
| GB0000510D0 (en) * | 2000-01-11 | 2000-03-01 | Koninkl Philips Electronics Nv | A charge pump circuit |
| KR100505654B1 (ko) * | 2002-12-03 | 2005-08-03 | 삼성전자주식회사 | 광디스크 드라이브의 트레이 로킹장치 및 이를 채용한광디스크 드라이브 |
| JP4574158B2 (ja) * | 2003-10-28 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 半導体表示装置及びその作製方法 |
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-
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