JPS6012741A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は半導体集積回路技術に関するもので、タトエ
ばマスタスライス法により形成される集積回路に利用し
て有効な技術に関するものである。

〔背景技術〕

ＭＯ８集積回路のような半導体集積回路においては、回
路の動作時あるいはハンドリング時等に異常電圧が入力
用素子に印加されて素子のゲート絶縁膜やｐＮ接合が破
壊され℃しまうことがある。

このような半導体集積回路における入力用素子の静電破
壊を防止するため本発明者は、第１図に示すように、回
路の入力ビン１と入力用素子（ＭＯＳＦＥＴ）２との間
に、抵抗Ｒ３とキャパシタ０１　とからなる保護回路を
設け、入力ビン１に異常電圧が印加されたとき、そのピ
ーク値をなまらせてやることにより入力用素子が破壊さ
れにくくなるようにすることを考えた。

ところで、本発明者が開発したゲートアレイのようなマ
スタスライス法により構成される論理ＬＳＩにおいては
、各入力ピンごとに、入力信号のレベルや所望の信号特
性に応じて、入力回路を構成するトランジスタの寸法比
や回路構成を変え又やるため、素子寸法の異なる複数の
トランジスタを設けておくことによってインバータ回路
やシュミット回路等の所望の論理しきい値、信号特性を
有する回路を構成できろようにさｆｔている。

しかるに、この場合、単に各入力ビンごとに同一の抵抗
値と容量をもつ静電破壊防止用の抵抗Ｒ１トキャパシタ
Ｃ１とを設けておいて配線時に入力ピン１と入力用素子
２との間に接続させると、入力回路を構成する素子の寸
法や数もしくはこれらを結ぶ配線の長嘔等が各入力回路
ごとに異なりでくるため、寄生容量の相違によって入力
ビンごとに保護回路の時定数も変わってしまうことが本
発明者によって明らかにされた。すなわち、ゲートアレ
イではいわゆる静電破壊強度が入力ピンごとに異なって
しまうことが多くなり、一つでも静電破壊強度の著しく
低いビンが形成されると、集積回路全体として静電破壊
に対し弱い回路となってしまうという問題点があること
がわかった。また、同様な問題が出力回路においても生
じるこ反が分かった。

〔発明の目的〕

本発明の一つの目的は、静電破壊に強い半導体集積回路
を提供することにある。

本発明の一つの目的は、マスタースライス方式による半
導体集積回路に適合した入力保護回路を提供することに
ある。

本発明の一つの目的は、マスク震災の必要の少ない集積
回路技術を提供することにある。

本発明の一つの目的は、設計から製造までの期間を短縮
できる集積回路技術を提供することにある。

本発明の一つの目的は、入力保護回路の時定数を最適化
できる半導体集積回路を提供することにある０ 本発明の一つの目的は、各入出力ピンごとに異なる入出
力回路が構成される可能性のあるゲートアレイ等に静電
破壊防止対策を施す場合において、各入出力ピンごとに
異なる入出力回路が構成された場合にも、各入出力ピン
の静電破壊強度を均一にさせることができ、集積回路全
体としての静電破壊強度を向上できるようにすることに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述〉よび添付図面からあきらかになるであ
ろう、 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわちこの発明は、入出力ピンととに予め複数個の静
電破壊防止用の抵抗を用意しておき、マスタスライス法
による配線形成時に、その入出力ピンに接続される入出
力回路の構成に応じて入出力ピンに接続される抵抗を変
えてやって時定数が同一になるようにし、これによって
各入出力ピンの静電破壊強度を均一にできるようにして
上記目的を達成するものである。

以下図面を用いてこの発明を具体的に説明する。

〔実施例〕

第２図および第３図は０Ｍ０Ｓゲートアレイの入力回路
に本発明を適用した場合の一実施例を示すものである。

ゲートアレイにおいては、各入力ピンに対応し工設けら
れる入力回路はセル化されておす、各セル内にはインバ
ータやシエミット回路のような所望の入力回路が構成で
きるよう忙、予め素子寸法の異なる１０個程夏のＭＯＳ
ＦＥＴ（電界効果型トランジスタ）が設けられており、
マスタスライス法による配線形成時に適当なＭＯＳＦＥ
Ｔを選択して接続させることにより、第２図に示すよう
なインバータＩＶや第３図に示すようなシュミット回路
ＳＴ等が構成されるようにされている。

この実施例では上記入力回路用セル内に、入力ビンに接
続されるポンディングパッドＰ、および入力回路を構成
するためのＭＯ８ＦＥＴＱ、、Ｑ、。

・・・・・・とともに、略画者の中間に位置するように
拡散層等からなる複数個の保護回路用の抵抗ＲＩ。

ｒｔ、　、　ｎ、が設けられている。特に制限されない
が、ここでは、抵抗Ｒ，、Ｒ，、Ｉｔ、は同じ抵抗値に
されている。

そして、この実施例では、入力パッドＰ１と入力用ＭＯ
８ＦＥＴとの間に、第１図に示すように、抵抗Ｒ３とコ
ンデンサ０．とからなる保護回路を設けて静電破壊を防
止するのであるが、入力バッドと入力用素子との間には
抵抗のみを設け、コンデンサ０．としてはこれの代わり
に、入力用ＭＯ８ＰＥＴＱ、、Ｑ、のゲートと基板との
間に寄生するゲート容量および抵抗Ｒ１と入力用Ｍ　Ｏ
Ｓ　ｌ”ＢＴＱ＋　−Ｑｙ　とを結ぶ配線に寄生する配
線容量を利用して保護回路を構成するよう忙なりている
。

この場合、入力用Ｍ　ＯＳ　Ｆ　Ｂ　’ｌ’のゲート容
量は使用するＭＯＳＦＥＴの素子寸法によって異なって
くる。従りて、同じゲートアレイ内の入力回路でも、第
２図に示すインバータエＶＶｃ構成された場合と第３図
に示すシーミツト回路ＳＴに構成された場合とでは、同
じ抵抗を用い℃保護回路を構成すると時定数が異なって
しまう。

そこで、実施例の回路では、インバータＩ■を構成する
場合と、シュミット回路ＳＴを構成する場合とでは、バ
ッドＰ、と入力用ＭＯ８ＦＥＴＱ＋　−Ｑｔ　もしくは
Ｑ３−　Ｑ４　との間に接続される抵抗の数が異なるよ
うにアルミ配線のマスクパターンを変えるようになっ又
いる。

つまり、例えば、第３図に示すようなシュミット回路を
構成した場合の入力用ＭＯＳ　Ｆ　Ｅ　ＴＱ３゜Ｑ４の
ゲート容量が、第２図に示すようなインバータを構成し
た場合の入力用ＭＯ８ＦＥＴＱ＋　−Ｑｔのゲート容量
よりも小さい場合には、第３図のシュミット回路におけ
る保護回路の時定数が、第２図のインバータＩＣおける
保護回路の時定数に近くなるようにするため、パッドＰ
、と入力用ＭＯ８ＦＥＴＱｓ　、Ｑ＜のゲート端子との
間に抵抗Ｒ，とＲ３を直列に接続させる。また、Ｍ　Ｏ
Ｓ　ＦＥＴＱＩＩＱ２のゲート容量の方が小ζい場合に
は、逆にインバータＩＶＯ方に直列接続される抵抗の数
を多くしてやればよい。

このようにし℃、各入力回路ごとに保護回路として接続
される抵抗を変えてやることにより、各保護回路の時定
むが略等しくなり、各入力ビンの静電破壊強度が均一に
され、特に静電破壊強度が低いような入力ビンをなくす
ことができる。

しかも、−上記の場合、抵抗Ｒ，〜１（、の接続を変え
るには第１層目のアルミ配線を形成するマスクパターン
を少し変更してやるだけで、簡単に行なうことができる
。つまり、ゲートアレイでは、一般にアルミの２層配線
によって素子間の結線が行なわれて所望の回路が構成さ
れるが、上記実施例では第１Ｎ４目のアルミ配線のパタ
ーンのみを変えることによって抵抗の接続を変更するこ
とができる。

これに対し、予め入力回路用セル内に保護回路用の抵抗
が一つしか設けられてい１ｊい場合には、上記のととく
保護回路の時定数を入力ビン間で同一にしてやるには、
回路内で遊んでいる拡散層を見つけて、接続してやらな
ければならない。この場合、遊んでいる拡散層が近くに
１疋い場合が多いので、接続のための配線の引き廻しが
複雑となり、第１層目のアルミ配線のパターン変更のみ
では不充分となる。その結果、第２層目のアルミ配線の
マスクパターンおよびコンタクトホールを形成スるため
の複数のマスクパターンをも変更しなければならない。

しかも、この変更は手作業によって行なうため非常に面
倒であるとともに、製品が変わるごとに静電破壊強度の
弱い入力ビンがあれば、その度に手作業で修正しなけれ
ばならない。そのため、設計が煩わしくなるとともに、
修正ミスも起き易いという間頌点がある。

これに対し、上記のように、入力回路用セル内に予め複
数の抵抗が設けられ℃いると、第１層目のアルミ配線パ
ターンのみ変更すれば、保護回路の時定数を等しくでき
る。しかも、コンピユータラ用いた設計システムにおい
て、マスクパターンの自動設計を行なう場合に、上記変
更した入力回路用セルを登録しておけば、製品が変わっ
ても次回からは変更したセルを指定すること虻より、マ
スクパターンの修正変更という手順を踏ますに同じよう
な静電破壊に対する策を施し℃やることができる。これ
によって、マスクパターンの設計が極めて簡単になると
ともに、修正ミスも起きにくくなる。

なお、上記実施例では、入力回路用セル内に予め用意し
た抵抗Ｒ，−Ｉｔ３の抵抗値が等しくされているが、例
えば、Ｒ，Ｒ／２．　Ｉ’ｔ／４のように抵抗値を変え
ておくようにしてもよい。また、上記実施例（第３図）
では抵抗を直列接続させて時定数を合わせるようにし℃
いるが、抵抗Ｒ８〜Ｉｔ。

を並列に接続させて抵抗値を下げてやることにより時定
数を合わせるようにすることも可能である。

更に、上記実施例では、特に保護回路用のコンデンサを
入力回路内に設けずＫ、入力用Ｍ　ＯＳ　Ｆ’ＥＴのゲ
ート容量を利用して抵抗Ｒ，−Ｒ３とともに保護回路を
構成するようにされているが、例えば予め保賎回路に使
用するためのＭＯＳＦＥＴを複数個別個に用意しておき
、このＭＯＳＦＥＴを第２図に破線Ａで示すように接続
してそのゲート容量を用いた時定数変更可能な保護回路
を構成することも可能である。

な訃、上記実施例は出力回路にも適用できるものである
。

第４図は０Ｍ０Ｓゲートアレイの出力回路に本発明を適
用した場合の他の実施例を示すものである。図Ｖｃｈい
℃、Ｐ、は出力ビンに接続されるポンディングパッド、
　Ｇ、　、　Ｇ、は出力回路（インバータ）を構成する
ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕ　−Ｑ、Ｉ？のゲート電極、
Ｄ、　、　Ｄ、はそのＭ　ＯＳ　Ｆ　Ｅ　’Ｉ’のドレ
インとなる拡散領域、Ｓ、　、　Ｓ、は同じくそのソー
スとなる拡散領域、Ｌ、　、　Ｌ、はそれぞれ回路の電
源電圧ライン、また、Ｌ、、Ｌ４は上記出力用ポンディ
ングパッドＰ２と出力用ＭＯ８ＦＥＴＱ、　ＩＩ　？　
Ｑ　ｒｔドレインとを接続するアルミ配線である。

この実施例では上記出力用ＭＯ８ＦＥＴＱ＋＋とＱｎの
近傍にＭ　ＯＳ　Ｆ”　Ｅ　Ｔ　Ｑ＋ｓ　、Ｑ１０が設
けられており、上記アルミ配線Ｌ３．Ｌ、を延長してＭ
Ｏ８ＦＥＴＱ１３＝　Ｑ１０の拡散領域Ｓ、、Ｓ４と接
触させることにより、ＭＯ８Ｉｉ’ＥＴＱＩＭ、Ｑ１０
の寄生容量を利用［２て出力ビンに接続される容量を大
きくして静電破壊強度を高くできるようにされ℃いる。

この場合、Ｍ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｑ＋ｓ　−Ｑ１０の
ゲート電極Ｇ３．Ｇ４にはこれをオフさせるような電圧
ｖ１１とｖＬをそれぞれ印加させるようにすれば、出力
回路の消費電力を増加させることなく時定数を大きくし
て静電破壊強度を高めることができる。

また、この実施例では、図中鎖線Ｂで示すような個所に
複数の拡散抵抗を設け℃かいて、出力回路に応じて接続
される抵抗を変えることにより、時定数が一定になるよ
うに構成することも可能である０ 〔効　果〕 各入出力パッドの近傍に複数の抵抗素子を配ｔしたこと
により、一層の配線ノ（ターンを変更するだけで、入力
保饅回路の時定数を最適値に設定することができる。

各入出力パッドの近傍に選択できる保護用系子を配置し
たので、１層及び２層目の両方の配線）（ターンを変更
することなく、どちらか−万の配線パターンの微細な変
更によって、採掘素子σ）最適化カ行１ｊえるので、マ
スタスライス方式の設計の簡略化が達成される。

入出力回路部（セル）内に保護回路用に複数個の素子（
抵抗、コンデンサもしくはトランジスタ）ヲ予め形成し
ておき、マスタスライス法による配線形成時に各入出力
ビンに接続される保護回路σ〕時定数がおおむね同一に
なるように上記素子を選択して入出力ビンに接続させる
ようにしたので、入出力ビンごとに異なる入出力回路か
構成されても、各入出力ビンの静電破壊強度をほぼ均一
にさせることかでき、特に静電破壊強度の低いような入
出力ビンが出来上がるのをなくすことができ、これによ
って集積回路全体としての静電破壊強度が向上きれるよ
うＫなる。

また、選択すべき抵抗等の採機回路用素子を変更する場
合にも、大幅にマスクパターンを変更する必要がなく、
また、変更された入出力回路をセルとして登触すること
により、以後の設計にかいてそのまま利用することがで
きるため、他製品の開発に伴なう設計変更が極め工簡単
に行なえるようになるという効果がある。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

タトエば、マスタスライス法により形成されたＬＳＩに
限らず、多数の入出力端子を有するＩＯ（集積回路）に
おいて、各端子の静電破壊防止回路のＲＯによる時定数
の差が問題となる場合、あらかしめ予備の拡散抵抗等を
つくっておき、試作の結果にもとづいて、最終パターン
を確定するようなものにも適用できる。

〔利用分野〕

以上の説明では本発明を主として０Ｍ０Ｓゲートアレイ
に適用した実施例について説明したが、この発明はこれ
に限定されるものでなく、マスタスライス法により形成
される論理ＬＳＩ及び入力保論回路のＲＯにより時定数
の差が問題となる一般のＩＣ全てに適用できる。

【図面の簡単な説明】

第１図は本発明者が開発したＭＯ８集積回路における静
電破壊防止回路の一例を示す回路図、第２図は本発明を
適用したＣＭＯＳゲートアレイにおける入力回路の一構
成例を示す回路図、第３図は同じくその入力回路の他の
構成例を示す回路図、 第４図は本発明を出力回路に適用した場合の一実施例を
示す基板要部の平面図である。 １・・・入力ビン、２・・・入力用素子（ＭＯＳＦＥＴ
）、Ｐ、・・・入力用ポンディングパッド、Ｐ、・・・
出力用ポンディングパッド、１■・・・インノく一タ、
Ｓ１゛・・・シュミット回路、Ｒ＋　、Ｒｔ　−Ｒｓ・
・・保護回路用素子（抵抗）、Ｑ、＋３．Ｑ「・・保護
回路用素子（ＭＯＳＦＥＴ）。 第　１　図 第４図 ５ヂ　佐。　勿ρ

Claims (1)

【特許請求の範囲】
1. １、　マスクスライス法により各入出力ビンごとに異な
   る入出力回路を構成できるようにされている半導体集積
   回路であって、上記入出力回路部内に保護回路用に複数
   個の素子を予め形成しておき、配線形成時に、各入出力
   ビンに接続される保護回路の時定数がおおむね同一にな
   るように上記素子を選択して、入出力ビンに接続させる
   ようにした半導体集積回路。