JP2002368117A - アナログｍｏｓ半導体装置、その製造方法、製造プログラム及びプログラム装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数個のＭＯＳトランジスタを含むアナログ
ＭＯＳ半導体装置において、加工が差が生じても、シス
テマティックオフセット電圧及びランダムオフセット電
圧を抑制する。 【解決手段】 複数個のＭＯＳトランジスタは、各々、
ミクロ単位トランジスタＭＵＰＡ１を複数個用いて構成
される。このミクロ単位トランジスタＭＵＰＡ１は、前
記複数個のＭＯＳトランジスタのうちチャネル幅が最も
短いＭＯＳトランジスタよりもチャネル幅が整数分の１
である。このミクロ単位トランジスタＭＵＰＡ１は、２
個の小トランジスタ１ａ、１ｂを並列接続されて成り、
中央に共用されたドレイン８と、その両側方に位置する
ゲート７、７と、更にその側方、即ち両端部に位置する
ソース６、６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オペアンプ、コン
パレータ、アナログスイッチ、メモリ用センスアンプ、
ローノイズアンプ、ミキサ等を、ＭＯＳトランジスタ、
容量、抵抗、インダクタ、ダイオード等を用いて構成し
たアナログＭＯＳ半導体装置やその製造方法に関する。

【０００２】

【従来の技術】近年、システム・オン・チップに関する
技術の進展に伴い、アナログ回路とデジタル回路とを混
載したＬＳＩが年々増加しており、その開発期間及び開
発工数の大幅な削減や高性能化が望まれている。また、
アナログＭＯＳ半導体回路のレイアウトの自動化も望ま
れている。

【０００３】以下、従来のアナログＭＯＳ半導体装置に
ついて説明する。図２３は、アナログＭＯＳ半導体装置
としてのオペアンプの回路構成を示す。同図のオペアン
プは、Ｐチャネル型トランジスタＭＰ１（２１）、Ｐチ
ャネル型トランジスタＭＰ２（２２）、Ｐチャネル型ト
ランジスタＭＰ５（２５）、Ｐチャネル型トランジスタ
ＭＰ６（２６）、Ｎチャネル型トランジスタＭＮ３（２
３）、Ｎチャネル型トランジスタＭＮ４（２４）、Ｎチ
ャネル型トランジスタＭＮ７（２７）と、容量Ｃｃ（２
８）と抵抗Ｒｃ（２９）とから構成されており、正側入
力端子Ｖ＋（３０）、負側入力端子Ｖ−（３１）、出力
端子Ｖｏ（３２）、バイアス電圧入力端子ＶＢＩＡＳ
（３３）、正側電源ＶＤＤ（３４）、負側電源ＶＳＳ
（３５）を備える。

【０００４】図２３のオペアンプの設計結果の一例とし
て、各ＭＯＳトランジスタＭＰ１〜ＭＮ７のチャネル幅
Ｗ及びチャネル長Ｌの各値、及び抵抗Ｒｃの抵抗値、容
量Ｃｃの容量値は次の表１の通りである。

【０００５】

【表１】

【０００６】図２４は、図２３のオペアンプの従来のレ
イアウト構成を示す。図２４に示した７個のトランジス
タＭＰ１（２１）〜ＭＮ７（２７）の大きさは、そのト
ランジスタが有するチャネル幅Ｗ及びチャネル長Ｌの下
で占めるレイアウト範囲を示している。容量Ｃｃ及び抵
抗Ｒｃについても同様である。

【０００７】オペアンプの回路設計において、システマ
ティックオフセット電圧ＳＶｏｆｆ＝０となる条件は、
文献「アナログＭＯＳインテグレーテッド サーキット
フォ シグナル プロセッシング」（Ａｎａｌｏｇ
ＭＯＳ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ Ｆｏｒ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、Ｒ．Ｇｒｅｇｏ
ｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ ）の２１０ページの式（４．１８２）に示
されている。この式を図２３のオペアンプにあてはめる
と、次式が成立する必要がある。

【０００８】 （Ｗ／Ｌ）ＭＮ３／（Ｗ／Ｌ）ＭＮ７ ＝（Ｗ／Ｌ）ＭＮ４／（Ｗ／Ｌ）ＭＮ７ ＝（Ｗ／Ｌ）ＭＰ５／（Ｗ／Ｌ）ＭＰ６／２ （１） 前記条件式（１）を満足するように、前記各トランジス
タのＷ値とチャネル長Ｌが決定されている。

【０００９】更に、オペアンプの回路設計において、ラ
ンダムオフセット電圧ＲＶｏｆｆ＝０の条件は、前記文
献の２１１ページの式（４．１８５）に示されている。
この式を図２３のオペアンプにあてはめると、次式が成
立する必要がある。

【００１０】 （Ｗ／Ｌ）ＭＰ１＝（Ｗ／Ｌ）ＭＰ２ （２） ここで、オペアンプの構造上、Ｐチャネル型トランジス
タＭＰ１（２１）とＰチャネル型トランジスタＭＰ２
（２２）とは、対を成すトランジスタであって差動入力
回路を形成している。

【００１１】同様に、他のランダムオフセット電圧ＲＶ
ｏｆｆ＝０の条件は、前記文献中の２１１ページの式
（４．１８３）に示されている。前記文献中のこの式に
対する前提条件をも加味して、この式に図２３のオペア
ンプをあてはめると、次式が成立する必要がある。

【００１２】 （Ｗ／Ｌ）ＭＮ３＝（Ｗ／Ｌ）ＭＮ４ （３） ここで、オペアンプの構造上、Ｎチャネル型トランジス
タＭＮ３（２３）とＮチャネル型トランジスタＭＮ４
（２４）とは、対を成すトランジスタであって、カレン
トミラーを形成している。容量Ｃｃの値と抵抗Ｒｃの値
は、前記文献中に記載されているようにオペアンプの位
相余裕を満足するような値に決定されている。

【００１３】

【発明が解決しようとする課題】しかしながら、以上の
ようにシステマティックオフセット電圧ＳＶｏｆｆ＝０
の条件式（１）を満足するように、前記７個のトランジ
スタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ及
びチャネル長Ｌを設計しても、半導体製造時の種々の加
工誤差に起因して、各トランジスタのチャネル幅Ｗは僅
かながら前記設計値とずれることになる。その結果、実
際に得られた前記７個のトランジスタでは、システマテ
ィックオフセット電圧ＳＶｏｆｆ＝０の条件式（１）を
満たさず、システマティックオフセット電圧ＳＶｏｆｆ
が発生することになる。以下、システマティックな均一
なずれについて述べる。このずれをＰチャネル型トラン
ジスタＭＰ５（２５）を例にとって、図２５を用いて示
す。

【００１４】図２５において、左側には、上述した設計
値によるＰチャネル型トランジスタＭＰ５（２５）のレ
イアウトの一例が示される。このトランジスタでは、中
央位置にゲート７が、その両側方にソース６及びドレイ
ン８が配置されていて、ソース６及びドレイン８は各々
コンタクト１０によりアルミ配線９、９に接続されてい
る。また、Ｐチャネル型トランジスタのチャネル形成の
ためにＰ型不純物拡散領域１１が配置されていて、この
左側に描かれたＰチャネル型トランジスタＭＰ５（２
５）のチャネル幅Ｗは、Ｐ型不純物拡散領域１１の幅と
同一にレイアウトされている。

【００１５】一例として、半導体製造時の加工誤差が均
一にΔＷだけ減少する方向に生じると仮定して、説明を
進める。図２５の右側には、製造後のＰチャネル型トラ
ンジスタＭＰ５（２５）が示される。この右側に描かれ
たＰチャネル型トランジスタＭＰ５（２５）のＰ型不純
物拡散領域１１の一端がΔＷだけ減少するため、両端を
合計すると、２ΔＷ減少することになる。従って、半導
体製造後のＰチャネル型トランジスタＭＰ５（２５）の
実寸チャネル幅Ｗは、次式となる。

【００１６】（Ｗ−２ΔＷ）ＭＰ５ （４） 同様に、図２３に示したオペアンプの他のトランジスタ
についても半導体製造時の加工誤差が均一に発生するの
で、製造された各トランジスタの実寸チャネル幅Ｗは、
次式で示される。

【００１７】（Ｗ−２ΔＷ）ＭＮ３ （５） （Ｗ−２ΔＷ）ＭＮ４ （６） （Ｗ−２ΔＷ）ＭＰ６ （７） （Ｗ−２ΔＷ）ＭＮ７ （８） 従って、前記式（３）〜式（８）を式（１）に代入する
と、次式となる。

【００１８】 ｛（Ｗ−２ΔＷ）／Ｌ｝ＭＮ３／｛（Ｗ−２ΔＷ）／Ｌ｝ＭＮ７ ＝｛（Ｗ−２ΔＷ）／Ｌ｝ＭＮ４／｛（Ｗ−２ΔＷ）／Ｌ｝ＭＮ７ ≠｛（Ｗ−２ΔＷ）／Ｌ｝ＭＰ５／｛（Ｗ−２ΔＷ）／Ｌ｝ＭＰ６／２ （９） 即ち、システマティックオフセット電圧ＳＶｏｆｆ＝０
の条件式は成立しなくなる。従って、半導体製造時の種
々のシステマティックな加工誤差に起因してシステマテ
ィックオフセット電圧ＳＶｏｆｆが発生してしまうこと
になる。

【００１９】一方、アナログＭＯＳ半導体装置の回路構
成において、前記文献の２１０ページの下から第１５行
目〜第１２行目には、「２つのトランジスタのチャネル
幅Ｗの比率が比較的大きい場合には、最小チャネル幅Ｗ
のトランジスタを単位トランジスタ（unit transisto
r）として、他方の大きいチャネル幅Ｗのトランジスタ
をこの単位トランジスタを２個（又はそれ以上）を並列
接続させる」ことにより、システマティックオフセット
電圧ＳＶｏｆｆ＝０の条件式（１）を満足させることが
できると記載されている。即ち、最小チャネル幅Ｗのト
ランジスタ（第１のトランジスタ）を単位トランジスタ
とした場合に、その最小チャネル幅Ｗの整数倍のチャネ
ル幅ｋＷ（ｋは整数）を持つ第２のトランジスタでは、
単位トランジスタを整数個並列接続して構成すると、単
位トランジスタにシステマティックな加工誤差が生じて
も、その加工誤差の整数倍の誤差が第２のトランジスタ
に生じるので、両トランジスタのチャネル幅の比率は整
数倍に維持され、システマティックオフセット電圧ＳＶ
ｏｆｆは発生しないことになる。

【００２０】しかしながら、実際の回路設計において最
小チャネル幅Ｗのトランジスタを基本とした場合、それ
以外のトランジスタが整数倍のチャネル幅Ｗを持つこと
は、前記文献にも記載されている通り、「２つのトラン
ジスタのチャネル幅Ｗの比率が比較的大きい場合…」と
極めてまれな条件の下でしか実現できないという問題点
があった。

【００２１】次に、前述したシステマティックな均一な
ずれではなく、ランダムなずれについて述べる。このず
れによる影響の説明を、対を成す２個のＮチャネル型ト
ランジスタＭＮ３（２３）、ＭＮ４（２４）を例に挙げ
て、図２６を用いて行う。

【００２２】図２６（ａ）は、前記表１に示した設計値
通りに製造されたＮチャネル型トランジスタＭＮ３（２
３）及びＭＮ４（２４）のレイアウトの一例を示す。同
図（ａ）では、Ｎチャネル型トランジスタのチャネル形
成のためのＮ型不純物拡散領域１２が配置されていて、
両トランジスタＭＮ３（２３）、ＭＮ４（２４）のチャ
ネル幅Ｗは、前記Ｎ型不純物拡散領域１２の幅と同一に
レイアウトされている。

【００２３】図２６（ｂ）は、半導体製造後の前記対を
成す２個のＮチャネル型トランジスタＭＮ３（２３）、
ＭＮ４（２４）の一例を示しており、半導体製造時の加
工誤差がランダムに発生して、前記対を成すトランジス
タのうちトランジスタＭＮ３（２３）のみチャネル幅Ｗ
がΔＷだけ増加した場合のレイアウトを示す。Ｎチャネ
ル型トランジスタＭＮ３（２３）のＮ型不純物拡散領域
１２の一端がΔＷだけ増加し、Ｎチャネル型トランジス
タＭＮ４（２４）のＮ型不純物拡散領域１２は増減がな
いものとすると、半導体製造後の２個のＮチャネル型ト
ランジスタＭＮ３（２３）、ＭＮ４（２４）の実寸チャ
ネル幅Ｗは、次式となる。

【００２４】（Ｗ＋ΔＷ）ＭＮ３ （１０） （Ｗ）ＭＮ４ （１１） 従って、前記式（１０）及び式（１１）をランダムオフ
セット電圧ＲＶｏｆｆ＝０の条件式（３）に代入する
と、次式となる。

【００２５】 ｛（Ｗ＋ΔＷ）／Ｌ｝ＭＮ３≠（Ｗ／Ｌ）ＭＮ４ （１２） 即ち、等号が成立しなくなり、半導体製造時の種々のラ
ンダムな加工誤差に起因して、ランダムオフセット電圧
ＲＶｏｆｆが発生してしまうことになる。

【００２６】本発明は既述した従来技術の問題点を解決
するものであり、その目的は、半導体製造時に加工誤差
が生じた場合であっても、システマティックオフセット
電圧ＳＶｏｆｆ及びランダムオフセット電圧ＲＶｏｆｆ
を十分に抑制できるアナログＭＯＳ半導体装置を提供す
ることにある。

【００２７】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、アナログＭＯＳ半導体装置に含まれる
複数のＭＯＳトランジスタのうち、チャネル幅が最も小
さいトランジスタを単位トランジスタとはせず、この最
小のチャネル幅の整数分の１のチャネル幅を持つトラン
ジスタをミクロ単位トランジスタとし、複数個のＭＯＳ
トランジスタを、各々、前記ミクロ単位トランジスタを
複数個用いて構成する。

【００２８】すなわち、請求項１記載の発明のアナログ
ＭＯＳ半導体装置は、複数個のＭＯＳトランジスタを含
んだアナログＭＯＳ半導体装置であって、前記複数個の
ＭＯＳトランジスタのうちチャネル幅が最も短いＭＯＳ
トランジスタよりもチャネル幅が整数分の１であるミク
ロ単位トランジスタを単位として、前記複数個のＭＯＳ
トランジスタが、各々、前記ミクロ単位トランジスタを
複数個備えて構成されていることを特徴とする。

【００２９】請求項２記載の発明は、前記請求項１記載
のアナログＭＯＳ半導体装置において、前記複数個のＭ
ＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタとの２種から成り、前記ミクロ単位ト
ランジスタは、Ｐ型ミクロ単位トランジスタと、Ｎ型ミ
クロ単位トランジスタとの２種から成ることを特徴とす
る。

【００３０】請求項３記載の発明は、前記請求項２記載
のアナログＭＯＳ半導体装置において、システマティッ
クオフセット電圧が"０"となる条件式に含まれる複数個
のＭＯＳトランジスタは、各々、自己のＭＯＳトランジ
スタを構成するミクロ単位トランジスタの個数が、前記
システマティックオフセット電圧が"０"となる条件式を
満たす個数に設定されていることを特徴とする。

【００３１】請求項４記載の発明は、前記請求項１記載
のアナログＭＯＳ半導体装置において、１つのＭＯＳト
ランジスタを構成する複数個の前記ミクロ単位トランジ
スタは、相互に一部が重なったレイアウト構成を持つこ
とを特徴とする。

【００３２】請求項５記載の発明は、前記請求項１記載
のアナログＭＯＳ半導体装置において、前記ミクロ単位
トランジスタは、偶数個の小トランジスタから成り、前
記偶数個の小トランジスタは並列に接続され、前記偶数
個の並列接続された小トランジスタのうち、端に位置す
る２個の小トランジスタは、各々、そのソ−スが端部に
位置することを特徴とする。

【００３３】請求項６記載の発明は、前記請求項５記載
のアナログＭＯＳ半導体装置において、前記ミクロ単位
トランジスタは、並列接続された２個の小トランジスタ
のペアトランジスタから成り、前記ペアトランジスタの
一端部に一方の小トランジスタのソースが位置し、前記
ペアトランジスタの他端部に他方の小トランジスタのソ
ースが位置することを特徴とする。

【００３４】請求項７記載の発明は、前記請求項１、
２、３、４、５又は６記載のアナログＭＯＳ半導体装置
において、前記ミクロ単位トランジスタは、その有する
何れかの電極を半導体基板に接続するための基板コンタ
クトを有することを特徴とする。

【００３５】請求項８記載の発明は、前記請求項１、
２、３、４、５又は６記載のアナログＭＯＳ半導体装置
において、前記ミクロ単位トランジスタは、そのゲート
に接続されるゲートコンタクトと、前記ゲートコンタク
トに接続されて、ゲート電圧を前記ゲートに与えるゲー
ト配線を有することを特徴とする。

【００３６】請求項９記載の発明は、前記請求項１、
２、３、４、５又は６記載のアナログＭＯＳ半導体装置
において、含まれる複数個のＭＯＳトランジスタのうち
何れかのＭＯＳトランジスタの能力を調整するためのダ
ミーミクロ単位トランジスタが備えられることを特徴と
する。

【００３７】請求項１０記載の発明は、前記請求項９記
載のアナログＭＯＳ半導体装置において、ダミーミクロ
単位トランジスタは、Ｐ型ダミーミクロ単位トランジス
タと、Ｎ型ダミーミクロ単位トランジスタとの２種から
成ることを特徴とする。

【００３８】請求項１１記載の発明は、前記請求項１、
２、３、４、５又は６記載のアナログＭＯＳ半導体装置
において、含まれる複数個のＭＯＳトランジスタのうち
対をなす２個のＭＯＳトランジスタは、各々、４の倍数
個のミクロ単位トランジスタから成ることを特徴として
いる。

【００３９】請求項１２記載の発明は、前記請求項１、
２、３、４、５又は６記載のアナログＭＯＳ半導体装置
において、含まれる複数個のＭＯＳトランジスタは、Ｓ
ＯＩ構造又はＳＯＳ構造であることを特徴とする。

【００４０】請求項１３記載の発明のアナログＭＯＳ半
導体装置の製造方法は、複数個のＭＯＳトランジスタを
含んだアナログＭＯＳ半導体装置の製造方法であって、
前記複数個のＭＯＳトランジスタのうちチャネル幅が最
も短いＭＯＳトランジスタよりもチャネル幅が整数分の
１であるミクロ単位トランジスタを複数個用意し、前記
複数個のミクロ単位トランジスタを用いて、前記複数個
のＭＯＳトランジスタの各々が前記ミクロ単位トランジ
スタを複数個備えて構成されるように、前記複数個のＭ
ＯＳトランジスタを製造することを特徴とする。

【００４１】請求項１４記載の発明は、前記請求項１３
記載のアナログＭＯＳ半導体装置の製造方法において、
前記複数個のＭＯＳトランジスタがＰ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタとの２種から成る場合に
は、前記ミクロ単位トランジスタとして、Ｐ型ミクロ単
位トランジスタとＮ型ミクロ単位トランジスタとの２種
を用意し、前記Ｐ型ＭＯＳトランジスタを複数個のＰ型
ミクロ単位トランジスタにより構成し、前記Ｎ型ＭＯＳ
トランジスタを複数個のＮ型ミクロ単位トランジスタに
より構成することを特徴とする。

【００４２】請求項１５記載の発明は、前記請求項１４
記載のアナログＭＯＳ半導体装置の製造方法において、
システマティックオフセット電圧が"０"となる条件式に
含まれる複数個のＭＯＳトランジスタを製造する場合に
は、前記各ＭＯＳトランジスタを構成するミクロ単位ト
ランジスタの個数を、前記システマティックオフセット
電圧が"０"となる条件式を満たす個数に設定することを
特徴とする。

【００４３】請求項１６記載の発明のアナログＭＯＳ半
導体装置の製造プログラムは、複数個のＭＯＳトランジ
スタを含んだアナログＭＯＳ半導体装置を製造するため
のプログラムであって、前記複数個のＭＯＳトランジス
タのうちチャネル幅が最も短いＭＯＳトランジスタの前
記チャネル幅の整数分の１のチャネル幅を持つトランジ
スタをミクロ単位トランジスタとして決定し、前記ミク
ロ単位トランジスタを単位として、前記複数個のＭＯＳ
トランジスタを、各々、前記ミクロ単位トランジスタを
複数個備えるように構成することを特徴とする。

【００４４】請求項１７記載の発明のプログラム装置
は、請求項１６記載の製造プログラムを有し、前記製造
プログラムに基づいて、複数個のＭＯＳトランジスタを
含んだアナログＭＯＳ半導体装置を製造するＥＤＡ機能
又はＣＡＤ機能を備えたことを特徴とする。

【００４５】以上により、請求項１〜１７記載の発明で
は、ミクロ単位トランジスタを単位とし、このミクロ単
位トランジスタを複数個用いて各ＭＯＳトランジスタが
構成されるので、複数個のＭＯＳトランジスタのチャネ
ル幅の比率が整数倍の比率でない場合であっても、シス
テマティックな加工誤差が生じたときにシステマティッ
クオフセット電圧ＳＶｏｆｆが発生することが十分に抑
制される。

【００４６】特に、請求項４記載の発明では、複数個の
ミクロ単位トランジスタがレイアウト上、一部が重なっ
た構成を持つので、システマティックオフセット電圧Ｓ
Ｖｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトラ
ンジスタのレイアウト面積が縮小される。

【００４７】また、請求項５、６記載の発明では、ミク
ロ単位トランジスタを偶数個の並列接続された小トラン
ジスタにより構成する場合に、端に位置する２個の小ト
ランジスタのソースが端部に位置するので、ミクロ単位
トランジスタの周囲にそのソ−スに接続される基板コン
タクトを配置するときには、前記小トランジスタのソー
スと基板コンタクトとの位置が近接し、両者の離隔が短
くなって、レイアウト面積が小さくなる。しかも、偶数
個の小トランジスタのドレインを共用できるので、ドレ
イン面積が小さくなって、ドレインに寄生する容量成分
が少なくなり、ミクロ単位トランジスタの動作スピード
が高速化する。

【００４８】更に、請求項７記載の発明では、１つのＭ
ＯＳトランジスタが複数個のミクロ単位トランジスタで
構成される場合に、その複数個のミクロ単位トランジス
タが各々基板コンタクトを有するので、ＭＯＳトランジ
スタの基板はどの位置でも同一電位に安定して、ラッチ
アップ現象の発生確率が低くなる。

【００４９】加えて、請求項８記載の発明では、チャネ
ル幅の長いＭＯＳトランジスタを多数個のミクロ単位ト
ランジスタで構成する場合に、その多数個のミクロ単位
トランジスタのゲートには、各々、対応するゲート配線
を介してゲート電圧が個別に与えられる。従って、ＭＯ
Ｓトランジスタ全体としては所定のゲート電圧が印加さ
れるので、設計値とほぼ同一のトランジスタ駆動能力が
得られる。

【００５０】更に加えて、請求項９、１０記載の発明で
は、ＭＯＳトランジスタの能力調整用のダミーミクロ単
位トランジスタを備えるので、そのＭＯＳトランジスタ
のチャネル幅を微調整する場合には、配線修正により前
記ダミーミクロ単位トランジスタを接続すれば良く、再
試作時でのアナログＭＯＳ半導体装置の開発期間を短縮
することができる。

【００５１】また、請求項１１記載の発明では、対をな
す２個のＭＯＳトランジスタが、各々、４の倍数個のミ
クロ単位トランジスタから成るので、対をなす２個のＭ
ＯＳトランジスタをセントロイド構造とすることがで
き、システマティックオフセット電圧を一層有効に抑制
することができる。

【００５２】更に、請求項１２記載の発明では、含まれ
る複数個のＭＯＳトランジスタがＳＯＩ構造又はＳＯＳ
構造であるので、極く低電圧での動作が可能になると共
に、α線などの放射線に起因するショット雑音の影響が
低減され、更には、アナログ- デジタル混載半導体装置
では、デジタル部からアナログ部へ回り込む雑音の影響
が有効に低減されることになる。

【００５３】加えて、請求項１６、１７記載の発明で
は、各々が複数個のミクロ単位トランジスタから成る複
数個のＭＯＳトランジスタの回路設計を自動で行うこと
ができ、アナログＭＯＳ半導体装置の設計開発期間が有
効に短縮されると共に、開発費用が効果的に削減される
ことになる。

【００５４】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。

【００５５】（第１の実施の形態）図１〜図７及び図２
３は本発明の第１の実施の形態のアナログＭＯＳ半導体
装置を示す。図２３はアナログＭＯＳ半導体装置として
のオペアンプを示す。同図のオペアンプは、４個のＰチ
ャネル型ＭＯＳトランジスタＭＰ１（２１）、ＭＰ２
（２２）、ＭＰ５（２５）、ＭＰ６（２６）と、３個の
Ｎチャネル型ＭＯＳトランジスタＭＮ３（２３）、ＭＮ
４（２４）、ＭＮ７（２７）と、容量Ｃｃ（２８）と、
抵抗Ｒｃ（２９）とを備える。

【００５６】本実施の形態では、前記各トランジスタＭ
Ｐ１（２１）〜ＭＮ７（２７）を、各々、Ｐ型及びＮ型
別に、複数個のミクロ単位トランジスタで構成する点に
特徴を有する。以下、トランジスタＭＰ１（２１）〜Ｍ
Ｎ７（２７）を各々何個のミクロ単位トランジスタを用
いて構成するかを検討する。用いるミクロ単位トランジ
スタは、Ｐチャネル型ＭＯＳトランジスタ用としてＰ型
ミクロ単位トランジスタを、Ｎチャネル型ＭＯＳトラン
ジスタ用としてＮ型ミクロ単位トランジスタを各々用い
ることとする。

【００５７】

【表２】

【００５８】

【表３】

【００５９】前記図２３に示したオペアンプを構成する
トランジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネ
ル幅Ｗ及びチャネル長Ｌは表３に示す通りであるとして
検討を進める。表３に示されたトランジスタＭＰ１（２
１）〜ＭＮ７（２７）を各々構成するミクロ単位トラン
ジスタの個数をＮＸ（Ｘ＝１〜７）と表すと、各トラン
ジスタＭＰ１（２１）〜ＭＮ７（２７）のチャネル幅Ｗ
は、次式を満足する。

【００６０】 （Ｗ／Ｌ）ＭＮ３＝Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ （１３） （Ｗ／Ｌ）ＭＮ４＝Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ （１４） （Ｗ／Ｌ）ＭＰ５＝Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ （１５） （Ｗ／Ｌ）ＭＰ６＝Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ （１６） （Ｗ／Ｌ）ＭＮ７＝Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ （１７） 但し、ＮＸ（Ｘ＝１〜７）は整数である。また、ＭＵＮ
ＢはＮ型ミクロ単位トランジスタを、ＭＵＰＢはＰ型ミ
クロ単位トランジスタを各々示す。

【００６１】図２３のオペアンプにおけるシステマティ
ックオフセット電圧ＳＶｏｆｆ＝０の条件式（即ち、前
記式（１））にこの式（１３）〜式（１７）を代入する
と、次式が得られる。

【００６２】 [Ｎ３×（Ｗ／Ｌ）ＭＵＮＢ]／[Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ] ＝ [Ｎ４×（Ｗ／Ｌ）ＭＵＮＢ]／[Ｎ７×（Ｗ／Ｌ）ＭＵＮＢ] ＝ [Ｎ５×（Ｗ／Ｌ）ＭＵＰＢ]／[Ｎ６×（Ｗ／Ｌ）ＭＵＰＢ]／２ （１ ８） 整理すると、最終的には次式が得られる。

【００６３】 Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （１９） この式（１９）が、Ｐ型及びＮ型ミクロ単位トランジス
タを用いた場合での図２３のオペアンプのシステマティ
ックオフセット電圧ＳＶｏｆｆ＝０の条件式となる。

【００６４】表３から判るように、チャネル長ＬがＬ＝
１．００（μｍ）のＰチャネル型ＭＯＳトランジスタＭ
Ｐ１、ＭＰ２では、各々、チャネル幅Ｗ＝１３０．００
（μｍ）の１３分の１（＝１０．００（μｍ））のチャ
ネル幅Ｗを持つＰ型ミクロ単位トランジスタＭＵＰＡを
１３個用いて構成される。また、チャネル長ＬがＬ＝
０．５０（μｍ）のＰチャネル型ＭＯＳトランジスタＭ
Ｐ５、ＭＰ６では、この両トランジスタのうち最小のチ
ャネル幅Ｗ＝９０．００（μｍ）の９分の１（＝１０．
００（μｍ））のチャネル幅Ｗを持つＰ型ミクロ単位ト
ランジスタＭＵＰＢを、各々、９個、４２個用いて構成
される。更に、チャネル長ＬがＬ＝０．５０（μｍ）の
Ｎチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ
７では、これ等のトランジスタのうち最小のチャネル幅
Ｗ＝３０．００（μｍ）の６分の１（＝５．００（μ
ｍ））のチャネル幅Ｗを持つＮ型ミクロ単位トランジス
タＭＵＮＢを、各々、６個、６個、５６個用いて構成さ
れる。即ち、システマティックオフセット電圧ＳＶｏｆ
ｆ＝０の条件式（１９）において、この式中に含まれる
トランジスタＭＮ３、ＭＮ４、ＭＰ５、ＭＰ６、ＭＮ７
を構成するミクロ単位トランジスタの個数は、前記条件
式（１９）を満足するように、Ｎ３＝Ｎ４＝６、Ｎ５＝
９、Ｎ６＝４２、Ｎ７＝５６に設定されている。

【００６５】前記表３において、抵抗Ｒｃ（２９）は
７．００（ｋΩ）、容量Ｃｃ（２８）は３．５０（ｐ
Ｆ）であり、この抵抗Ｒｃ及び容量Ｃｃを構成する単位
抵抗ＵＲ及び単位容量ＵＣは各々１．００（ｋΩ）、
０．５０（ｐＦ）に設定されている。前記各ミクロ単位
トランジスタＭＵＰＡ、ＭＵＰＢ、ＭＵＮＢ、単位容量
ＵＣ及び単位抵抗ＵＲをまとめて表２に示している。

【００６６】図１は前記Ｐ型ミクロ単位トランジスタＭ
ＵＰＡ（１）を、図２は前記Ｐ型ミクロ単位トランジス
タＭＵＰＢ（２）を、図３は前記Ｎ型ミクロ単位トラン
ジスタＭＵＮＢ（３）を、図４は単位抵抗ＵＲ（４）
を、図５は単位容量ＵＣ（５）を各々示している。図１
〜図３のミクロ単位トランジスタは、チャネル幅Ｗ及び
チャネル長Ｌの組合せが相互に異なるが、構成は同様で
ある。即ち、これらのミクロ単位トランジスタは、各
々、チャネル幅Ｗが半分幅Ｗ/２に２等分された２個の
小トランジスタ（１ａ、１ｂ）、（２ａ、２ｂ）、（３
ａ、３ｂ）から成るペアトランジスタにより構成され
る。この２個の小トランジスタ（１ａ、１ｂ）、（２
ａ、２ｂ）、（３ａ、３ｂ）は並列接続されていて、中
央位置にこの２個の小トランジスタで共用するドレイン
８が位置し、左端には小トランジスタ１ａ、２ａ、３ａ
のソース６が位置し、右端には小トランジスタ１ｂ、２
ｂ、３ｂのソース６が位置する。前記各ソース６、６と
ドレイン８との間には、各小トランジスタのゲート７、
７が位置している。前記各ソース６にはコンタクト１０
が形成され、このコンタクト１０を介して所定配線層の
アルミ配線９、９が接続されていて、アルミ配線９から
ソース電圧が各ソース６に供給される。尚、図１〜図３
において、１１はＰチャネル型トランジスタのチャネル
形成のためのＰ型不純物拡散領域、１２はＮチャネル型
トランジスタのチャネル形成のためのＮ型不純物拡散領
域である。

【００６７】図４は、表２に示した単位抵抗ＵＲ（４）
をポリシリコン抵抗で形成されたレイアウトの一例を示
す。また、図５は表２に示した単位容量ＵＣ（５）を２
層ポリシリコンで形成されたレイアウトの一例を示す。

【００６８】図６はオペアンプを構成するトランジスタ
ＭＰ１〜ＭＮ７、容量Ｃｃ、抵抗Ｒｃのレイアウト例を
示す。これらのトランジスタ、容量及び抵抗は、図１〜
図５に示したミクロ単位トランジスタＭＵＰＡ、ＭＵＰ
Ｂ、ＭＵＮＢ、単位抵抗ＵＲ及び単位容量ＵＣを前記表
３に示した個数用いて構成されている。図中の鎖線は、
各ミクロ単位トランジスタ、単位抵抗、単位容量のレイ
アウト境界を示している。

【００６９】図７は、前記図６に示したＮチャネル型ト
ランジスタＭＮ３（２３）を図３のＮ型ミクロ単位トラ
ンジスタＭＵＮＢ（３）を６個（表３参照）用いて配置
したレイアウトの詳細を示す。同図では、Ｎ型ミクロ単
位トランジスタＭＵＮＢ（３）を２行３列に配置してい
る。同図に示す太鎖線は、Ｎ型ミクロ単位トランジスタ
ＭＵＮＢ（３）のレイアウト境界を示している。

【００７０】次に、本実施の形態では加工誤差が生じた
場合であっても、システマティックオフセット電圧ＳＶ
ｏｆｆがＳＶｏｆｆ＝０になることを説明する。従来例
と同様に半導体製造時の加工誤差が均一にΔＷだけ減少
する方向に生じると仮定して、説明する。

【００７１】図２に示したＰ型ミクロ単位トランジスタ
ＭＵＰＢ（２）は、従来例と同様に半導体製造時の種々
の加工誤差によって、Ｐ型ミクロ単位トランジスタＭＵ
ＰＢ（２）の一端がΔＷだけ減少するため、両端を合計
すると、２ΔＷ減少することになる。従って、半導体製
造後のＰ型ミクロ単位トランジスタＭＵＰＢ（２）の実
寸チャネル幅Ｗは次式となる。

【００７２】（Ｗ−２ΔＷ）ＭＵＰＢ （２０） Ｎ型ミクロ単位トランジスタＭＵＮＢ（３）について
も、同様に、半導体製造後のＮ型ミクロ単位トランジス
タＭＵＮＢ（３）の実寸チャネル幅Ｗは次式となる。

【００７３】（Ｗ−２ΔＷ）ＭＵＮＢ （２１） 従って、半導体製造後の各トランジスタの実寸チャネル
幅Ｗは式（２０）、（２１）を式（１３）〜（１７）に
代入すると、次式となる。

【００７４】 （Ｗ／Ｌ）ＭＮ３＝Ｎ３×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２２） （Ｗ／Ｌ）ＭＮ４＝Ｎ４×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２３） （Ｗ／Ｌ）ＭＰ５＝Ｎ５×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２４） （Ｗ／Ｌ）ＭＰ６＝Ｎ６×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ （２５） （Ｗ／Ｌ）ＭＮ７＝Ｎ７×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ （２６） 従って、式（２２）〜式（２６）をシステマティックオ
フセット電圧ＳＶｏｆｆ＝０の条件式（１）に代入する
と、次式となる。

【００７５】 〔Ｎ３×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ〕 ／[Ｎ７×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ] ＝〔Ｎ４×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ〕 ／[Ｎ７×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＮＢ] ＝〔Ｎ５×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ〕 ／[Ｎ６×｛（Ｗ−２ΔＷ）／Ｌ｝ＭＵＰＢ]／２ （２７） 整理すると、最終的には、次式が得られる。

【００７６】 Ｎ３／Ｎ７＝Ｎ４／Ｎ７＝Ｎ５／Ｎ６／２ （２８） この最終式（２８）は、ミクロ単位トランジスタを用い
た場合のシステマティックオフセット電圧ＳＶｏｆｆ＝
０の条件式（１９）と同一となる。

【００７７】従って、本実施の形態では、ミクロ単位ト
ランジスタを用いたレイアウト構成により、製造時の種
々の加工誤差が発生しても、システマティックオフセッ
ト電圧ＳＶｏｆｆ＝０の条件式が成立して、システマテ
ィックオフセット電圧ＳＶｏｆｆが全く発生しない。

【００７８】尚、本実施の形態では、単位抵抗ＵＲ
（４）として、ポリシリコン抵抗で形成された一例を示
したが、拡散抵抗であっても良い。更に、単位容量ＵＣ
（５）として２層ポリシリコンで形成された一例を示し
たが、層間膜容量やＭＩＭ容量で構成しても良い。

【００７９】（第２の実施の形態）次に、本発明の第２
の実施の形態を図８に基づき説明する。

【００８０】図８は、図７に示したＮチャネル型トラン
ジスタＭＮ３（２３）の変形例を示した詳細レイアウト
である。表３に示したＮ型ミクロ単位トランジスタＭＵ
ＮＢ（３）を６個用いて配置されていて、そのレイアウ
ト境界を太鎖線で示している。尚、図７と同一の構成要
素に同一の符号を付している。

【００８１】図７では、Ｎ型ミクロ単位トランジスタＭ
ＵＮＢ（３）のレイアウト境界を一致させたが、本実施
の形態では、図８から判るように、レイアウト境界を上
下方向及び左右方向に半導体装置のデザインルールを満
足しつつ、重ね合わせたレイアウト構成を有している。

【００８２】従って、前記実施の形態と同様に、システ
マティックオフセット電圧ＳＶｏｆｆ＝０の条件式（１
９）を満足しつつ、Ｎチャネル型トランジスタＭＮ３
（２３）のレイアウトの小面積化を実現することができ
る。

【００８３】尚、本実施の形態では、Ｎチャネル型トラ
ンジスタＭＮ３（２３）に適用したが、オペアンプを構
成する他のトランジスタＭＰ１（２１）、ＭＰ２（２
２）、ＭＮ４（２４）、ＭＰ５（２５）、ＭＰ６（２
６）、ＭＮ７（２７）に対しても同様に適用できるのは
勿論である。また、ミクロ単位トランジスタとしてＮ型
ミクロ単位トランジスタＭＵＮＢ（３）を用いた場合を
例示したが、他のＰ型ミクロ単位トランジスタＭＵＰＡ
（１）、ＭＵＰＢ（２）を用いても良いのは言うまでも
ない。

【００８４】（第３の実施の形態）次に、本発明の第３
の実施の形態を図９及び図１０に基いて説明する。

【００８５】図９は、図７に示したＮチャネル型トラン
ジスタＭＮ３（２３）の周囲にベース（基板コンタク
ト）１３を配置し、このベース１３を端部に位置するソ
ース６と接続可能とすると共に、内部に位置するソース
６もアルミ配線９により周囲のベース１３に接続可能と
して、半導体基板（図示せず）をソース６の電位と同一
電位にできるようにしたレイアウト構成の一例を示す。

【００８６】図１０は、図９に示したＮチャネル型トラ
ンジスタＭＮ３（２３）に代えて、図８に示したレイア
ウトの一部を重ね合わせたＮチャネル型トランジスタＭ
Ｎ３（２３）を採用したレイアウト構成の一例を示す。

【００８７】従って、本実施の形態では、システマティ
ックオフセット電圧ＳＶｏｆｆ＝０の条件式（１９）を
満足できるのは勿論のこと、Ｎチャネル型トランジスタ
ＭＮ３（２３）の図中左右の両端部にソース６、６がレ
イアウト配置された構成であるので、Ｎチャネル型トラ
ンジスタＭＮ３（２３）の周囲にベース１３を配置する
と、このベース１３と前記端部のソース６、６とが近接
する。従って、半導体基板の電位をソース６の電位と同
一にする場合には、レイアウト面積を効率的に小さくす
ることができる。

【００８８】また、図３から判るように、２個の小トラ
ンジスタ３ａ、３ｂを並列接続したミクロ単位トランジ
スタＭＵＮＢ（３）を使用すると、その２つの小トラン
ジスタでドレインを共用できるので、Ｎチャネル型トラ
ンジスタＭＮ３（２３）のドレイン面積とソース面積と
は、次式の関係にある。

【００８９】 ドレイン面積 ＜ ソース面積 （２９） 従って、ドレイン８に寄生する容量成分を少なくできる
ので、Ｎチャネル型トランジスタＭＮ３（２３）の動作
スピードの高速化を図ることができる。

【００９０】尚、図３では、Ｎ型ミクロ単位トランジス
タＭＵＮＢ（３）のチャネル幅を２等分し、その２個の
小トランジスタ３ａ、３ｂを並列接続してＮ型ミクロ単
位トランジスタＭＵＮＢ（３）を構成したが、チャネル
幅を偶数等分し、その偶数個の小トランジスタを並列接
続して、端に位置する２個の小トランジスタのソースを
端部に位置させるレイアウトを採用しても良い。このこ
とは、図１及び図２に示したＰ型ミクロ単位トランジス
タＭＵＰＡ（１）、ＭＵＰＢ（２）に関しても同様であ
り、そのチャネル幅を”２”以外の偶数で等分し、その
偶数個のトランジスタを並列接続したレイアウトを採用
しても良い。

【００９１】（第４の実施の形態）続いて、本発明の第
４の実施の形態を図１１〜図１５に基いて説明する。

【００９２】図１１に示すＮ型ミクロ単位トランジスタ
ＭＵＮＸＢ（１４）は、第１の実施の形態において説明
した図３のＮ型ミクロ単位トランジスタＭＵＮＢ（３）
に、基板コンタクト１３を配置した構成の一例を示す。
前記基板コンタクト１３は、左右両端に位置する２つの
ソース（電極）６、６において、各々、その幅方向の両
端部に形成されている。

【００９３】図１２は、前記図１１に示したＮ型ミクロ
単位トランジスタＭＵＮＸＢ（１４）を６個用いて、図
７と同様にＮチャネル型トランジスタＭＮ３（２３）を
構成したものである。図１３は、前記図１１に示したＮ
型ミクロ単位トランジスタＭＵＮＸＢ（１４）を６個用
いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵ
ＮＸＢ（１４）同士で一部を重ね合わせたレイアウトに
構成した一例を示す。図１４は、図９と同様に、図１２
に示したＮチャネル型トランジスタＭＮ３（２３）の周
囲に複数個のベース１３を配置した構成の一例を示して
いる。図１５は、図１０と同様に、図１３に示したＮチ
ャネル型トランジスタＭＮ３（２３）の周囲に複数個の
ベース１３を配置した構成の一例を示している。

【００９４】多数個のミクロ単位トランジスタで構成さ
れたトランジスタでは、図９又は図１０に示すようにＮ
チャネル型トランジスタＭＮ３（２３）の両端に位置す
るミクロ単位トランジスタＭＵＮＢ（３）の小トランジ
スタのソース６のみを基板コンタクト１３に接続するレ
イアウト構成では、基板抵抗によりＮチャネル型トラン
ジスタＭＮ３（２３）の中央部の基板電位が所定電位か
ら若干ずれるため、ラッチアップ現象が発生する確率が
高くなる。

【００９５】しかし、本実施の形態では、図１１に示し
たように、Ｎ型ミクロ単位トランジスタＭＵＮＸＢ（１
４）自体にも基板コンタクト１３が備えられるので、多
数個のミクロ単位トランジスタで構成されたトランジス
タであっても、その基板の中央部の電位をもその周囲の
基板電位と同様に所定電位に安定させて、ラッチアップ
現象が発生する確率を低くすることが可能である。

【００９６】尚、図１１ではＮ型ミクロ単位トランジス
タＭＵＮＸＢ（１４）を例示したが、Ｐ型ミクロ単位ト
ランジスタに本発明を適用して、そのソースに基板コン
タクトを配置しても良いのは勿論である。

【００９７】（第５の実施の形態）次に、本発明の第５
の実施の形態を図１６〜図２０に基いて説明する。

【００９８】図１６に示したＮ型ミクロ単位トランジス
タＭＵＮＳＢ（１５）は、前記第４の実施の形態で説明
した図１１のＮ型ミクロ単位トランジスタＭＵＮＸＢ
（１４）の２つのゲート７、７の幅方向の両端にコンタ
クト１０、１０を配置すると共に、その２個のコンタク
ト１０をアルミニュームで構成されたゲート配線９によ
り接続して、ゲート電圧をこのゲート配線９を介してゲ
ート７に供給するように構成したものである。

【００９９】図１７は、前記図１６に示すＮ型ミクロ単
位トランジスタＭＵＮＳＢ（１５）を６個用いて、図７
と同様に、Ｎチャネル型トランジスタＭＮ３（２３）を
構成したものである。図１８は、前記図１６に示したＮ
型ミクロ単位トランジスタＭＵＮＳＢ（１５）を６個用
いて、図８と同様に、Ｎ型ミクロ単位トランジスタＭＵ
ＮＳＢ（１５）同士で一部を重ね合わせたレイアウトに
構成した一例を示す。図１９は、図９と同様に、図１７
に示したＮチャネル型トランジスタＭＮ３（２３）の周
囲に複数個のベース１３を配置した構成の一例を示して
いる。図２０は、図１０と同様に、図１８に示したＮチ
ャネル型トランジスタＭＮ３（２３）の周囲に複数個の
ベース１３を配置した構成の一例を示している。

【０１００】従来例として示した図２４のＮチャネル型
トランジスタＭＮ３（２３）は、１個のトランジスタで
構成されるため、そのチャネル幅Ｗが長い場合には、そ
のゲートの一端にゲートコンタクトを配置し、このゲー
トコンタクトを介してゲート電位を与えても、その扱う
周波数がＧＨｚ以上の無線周波数であるときには、ゲー
ト抵抗成分の影響によってそのゲートコンタクトから遠
ざかるほどゲート電位が減衰して、トランジスタ駆動能
力が設計値よりも低下すると共に、ゲート自体の抵抗に
よる熱雑音が発生してＳ／Ｎ比を悪化させてしまう問題
点がある。

【０１０１】しかし、本実施の形態では、Ｎチャネル型
トランジスタＭＮ３（２３）がたとえチャネル幅Ｗの長
いトランジスタであっても、そのゲート電位は、これを
構成する複数個のＮ型ミクロ単位トランジスタＭＵＮＳ
Ｂ（１５）毎に印加されているので、ゲート抵抗成分に
起因する減衰を抑制できる。従って、その扱う周波数が
ＧＨｚ以上の無線周波数である場合であっても、設計値
とほぼ同一のトランジスタ駆動能力を実現することが可
能である。また、同時に、ゲート抵抗成分が小さくなる
ので、熱雑音が低下して、このアナログＭＯＳ半導体装
置を用いた信号処理装置におけるＳ／Ｎ比を増大させる
ことが可能である。

【０１０２】尚、図１６ではＮ型ミクロ単位トランジス
タＭＵＮＳＢ（１５）に適用し、図１７〜図２０ではこ
のＮ型ミクロ単位トランジスタＭＵＮＳＢ（１５）を用
いた例を示したが、その他、Ｐ型ミクロ単位トランジス
タに対して本発明を適用しても良い。

【０１０３】また、ゲート配線９はアルミ配線で構成さ
れた一例を示したが、銅配線等の低抵抗の配線で構成し
ても良い。

【０１０４】（第６の実施の形態）次に、本発明の第６
の実施の形態を図２１に基づき説明する。

【０１０５】図２１は、図６に示したオペアンプのレイ
アウト配置に対して、修正用にダミーミクロ単位トラン
ジスタ、ダミー抵抗及びダミー容量を更に追加したもの
である。同図では、これらダミーにハッチングを付して
いる。同図では、オペアンプを構成するＰチャネル型Ｍ
ＯＳトランジスタＭＰ１（２１）、ＭＰ２（２２）に対
して、各々、Ｐ型ミクロ単位トランジスタＭＵＰＡと同
一のダミーＰ型ミクロ単位トランジスタＤＰＡ（４１）
を１個追加し、Ｐチャネル型ＭＯＳトランジスタＭＰ５
（２５）、ＭＰ６（２６）に対して、各々、Ｐ型ミクロ
単位トランジスタＭＵＰＢと同一のダミーＰ型ミクロ単
位トランジスタＤＰＢ（４２）を１個及び４個追加し、
３個のＮチャネル型ＭＯＳトランジスタＭＮ３（２
３）、ＭＮ４（２４）、ＭＮ７（２７）に対して、各
々、Ｎ型ミクロ単位トランジスタＭＵＮＢと同一のダミ
ーＮ型ミクロ単位トランジスタＤＮＢ（４３）を３個、
３個、１０個追加している。更に、抵抗Ｒｃに対しては
単位抵抗ＵＲと同一のダミー抵抗ＤＲ（４４）を１個追
加し、容量Ｃｃに対しては単位容量ＵＣと同一のダミー
容量ＤＣ（４５）を１個追加している。これらのダミー
は、空き領域を利用して配置される。

【０１０６】従って、本実施の形態では、試作されたア
ナログ半導体装置の不具合を改良する場合において、ト
ランジスタの能力を調整するために、そのチャネル幅Ｗ
を僅かに増大させる修正が必要となった際には、ダミー
ミクロ単位トランジスタＤＰＡ（４１）、ＤＰＢ（４
２）、ＤＮＢ（４３）を配線修正により追加することに
より、簡易に能力調整が可能になる。よって、配線工程
直前で待機されたウエハが保管されている場合には、こ
のような待機ウエハに対して、配線修正を施したマスク
を用いて再試作することにより、所望のアナログＭＯＳ
半導体装置を短期間で開発することができ、開発期間の
短縮が可能となる。

【０１０７】（第７の実施の形態）続いて、本発明の第
７の実施の形態を図２２及び図２３に基いて説明する。

【０１０８】図２３のオペアンプにおいて、その回路構
成上、対を成すトランジスタは、Ｐチャネル型トランジ
スタＭＰ１（２１）とＰチャネル型トランジスタＭＰ２
（２２）とから成る１対と、Ｎチャネル型トランジスタ
ＭＮ３（２３）とＮチャネル型トランジスタＭＮ４（２
４）とから成る１対との合計２対である。

【０１０９】下記に示す表４は、前記２対のトランジス
タ（ＭＰ１（２１）、ＭＰ２（２２））、（ＭＮ３（２
３）、ＭＮ４（２４））を各々４の倍数個のミクロ単位
トランジスタＭＵＰＡ、ＭＵＮＢにより構成した場合を
示す。同表では、この場合において、他のトランジスタ
ＭＰ５、ＭＰ６、ＭＮ７及び抵抗Ｒｃ、容量Ｃｃが各々
何個の単位トランジスタＭＵＰＢ、ＭＵＮＢ、単位抵抗
ＵＲ、及び単位容量ＵＣにより構成されるか、並びにこ
れらトランジスタのチャネル幅Ｗ及びチャネル長Ｌ、抵
抗値、容量値をも示している。

【０１１０】

【表４】

【０１１１】図２２は、図２３に示したオペアンプを前
記表４の通りにレイアウトした結果を示す。同図におい
て、メッシュを施した箇所はＰチャネル型トランジスタ
ＭＰ２（２２）を構成するＰ型ミクロ単位トランジスタ
ＭＵＰＢが配置された領域、及びＮチャネル型トランジ
スタＭＮ（２４）を構成するＮ型ミクロ単位トランジス
タＭＵＮＢが配置された領域を示す。

【０１１２】本実施の形態では、図２２から判るよう
に、対を成すトランジスタ（ＭＰ１（２１）、ＭＰ２
（２２））、（ＭＮ３（２３）、ＭＮ４（２４））にお
いて、その各々のトランジスタを構成するミクロ単位ト
ランジスタが、同図に示す点Ｐ１、Ｐ２を点対称の点と
なるセントロイド構造を持つ配置とされているので、ラ
ンダムオフセット電圧ＲＶｏｆｆを有効に抑制すること
が可能である。

【０１１３】（第８の実施の形態）次に、本発明の第８
の実施の形態のアナログＭＯＳ半導体装置を図２７に基
づいて説明する。

【０１１４】本実施の形態では、アナログＭＯＳ半導体
装置に含まれる複数個のＭＯＳトランジスタがＳＯＩ構
造又はＳＯＳ構造に形成されることを特徴とする。図２
７は、ミクロ単位トランジスタ６０のＳＯＩ（Silicon
On Insulator）構造を示す。同図において、シリコン基
板６２の上方には絶縁体６１が配置され、この絶縁体の
上層にドレイン６３及びソース６５が形成されると共
に、このドレイン６３とソース６５との間にチャネル６
６が形成され、このチャネル６６の上方にゲート６４が
形成配置される。図２７に示したＳＯＩ構造に置いて、
絶縁体６１に代えてサファイアを用いると、ＳＯＳ（Si
licon On Sapphire）構造となる。

【０１１５】従って、本実施の形態では、極く低電圧で
の動作の実現とα線などの放射線によるショット雑音に
よる影響の低減、更に、アナログ回路とデジタル回路と
の混載半導体装置においてはデジタル部からの回り込み
雑音による影響の低減を実現できる。

【０１１６】（第９の実施の形態）続いて、本発明の第
９の実施の形態のアナログＭＯＳ半導体装置を図２８に
基づいて説明する。以上の説明では、図２３に示したオ
ペアンプを例示して、加工誤差があってもシステマティ
ックオフセット電圧ＳＶｏｆｆ＝０を満たすようにする
場合を説明したが、本実施の形態では、バイアス電圧発
生回路に適用して、出力する２種のバイアス電圧の比率
が予め定めた所定比率となるようにミクロ単位トランジ
スタを用いる場合を説明する。

【０１１７】図２８のバイアス電圧発生回路は、図２３
に示したオペアンプに与えるバイアス電圧ＶＢＩＡＳを
発生する回路であって、カレントミラー回路８０と、Ｐ
型ＭＯＳトランジスタより成る２個の出力トランジスタ
ＭＰ５１（５１）、ＭＰ５３（５３）とを備える。出力
トランジスタＭＰ５１（５１）の出力はバイアス電圧Ｖ
ＢＩＡＳとして図２３のオペアンプに与えられ、他の出
力トランジスタＭＰ５３（５３）の出力は他のバイアス
電圧ＶＢＩＡＳ２として他のオペアンプに与えられる。
前記カレントミラー回路８０は、定電流源５６と、３個
のＮ型ＭＯＳトランジスタＭＮ５２（５２）、ＭＮ５４
（５４）、ＭＮ５５（５５）とを備える。

【０１１８】前記５個のＭＯＳトランジスタＭＰ５１
（５１）〜ＭＮ５５（５５）のチャネル幅及びチャネル
長は下記の表５に示す通りである。

【０１１９】

【表５】

【０１２０】ここで、カレントミラー回路８０は、Ｎ型
ＭＯＳトランジスタＭＮ５５（５５）に流れる電流Ｉｓ
ｃと、Ｎ型ＭＯＳトランジスタＭＮ５４（５４）に流れ
る電流Ｉｓ２と、Ｎ型ＭＯＳトランジスタＭＮ５２（５
２）に流れる電流Ｉｓとの比率が２：３：４の比率を実
現することが設計標である場合には、カレントミラー回
路８０の３個のＮ型ＭＯＳトランジスタＭＮ５５（５
５）、ＭＮ５４（５４）、ＭＮ５２（５２）は、各々、
Ｎ型ミクロ単位トランジスタＭＵＮＢを２個、３個、４
個用いて、前記表５の通りに構成される。前記表５で
は、２個のＰ型出力トランジスタＭＰ５１（５１）、Ｍ
Ｐ５３（５３）については、Ｐ型ミクロ単位トランジス
タＭＵＰＢＢを６個ずつ用いて構成される。

【０１２１】従って、本実施の形態では、Ｐ型及びＮ型
のミクロ単位トランジスタを複数個用いて各ＭＯＳトラ
ンジスタを構成することにより、電流比率を所定比率に
設定できると共に、加工誤差が生じてもランダムオフセ
ット電圧ＲＶｏｆｆを小さく抑制することができる。

【０１２２】（第１０の実施の形態）次に本発明の第１
０の実施の形態のプログラム装置を図２９に基づいて説
明する。

【０１２３】同図は、アナログＭＯＳ半導体装置の製造
の概略的な工程を示すフローチャートであって、アナロ
グＭＯＳ半導体装置をレイアウト設計するＥＤＡ（Engi
neering Design Automation）機能、又はＣＡＤ（Compu
ter Aided Design）機能を示す。

【０１２４】同図において、ステップＳ１では、製造す
べきアナログＭＯＳ半導体装置の仕様を入力する。ステ
ップＳ２では、前記アナログＭＯＳ半導体装置の仕様に
基づいて、その半導体装置に含まれる複数個のＭＯＳト
ランジスタの駆動能力を計算するなど、各種の理論設計
処理をする。その後、ステップＳ３では、前記複数個の
ＭＯＳトランジスタを構成するミクロ単位トランジスタ
をＰ型、Ｎ型別に設計し、ミクロ単位トランジスタのチ
ャネル幅Ｗ及びチャネル長Ｌを決定し、その後、前記複
数個のＭＯＳトランジスタを各々前記ミクロ単位トラン
ジスタを複数個用いて構成する。次いで、ステップＳ４
では、前記複数個のミクロ単位トランジスタにより構成
された各々のＭＯＳトランジスタを具体的にレイアウト
する。

【０１２５】従って、本実施の形態では、各ミクロ単位
トランジスタの個数を算出する機能を有したプログラム
によりアナログＭＯＳ半導体装置を設計することを特徴
とするものであって、前記の構成により、設計計算ミス
の撲滅、更にはＥＤＡ機能又はＣＡＤ機能を有するプロ
グラム装置により、使い勝手のよいマン・マシン・イン
タフェースが提供できるので、開発期間の短縮及び開発
費用の削減を実現できる。

【０１２６】

【発明の効果】以上説明したように、請求項１〜１７記
載の発明によれば、ミクロ単位トランジスタを複数個用
いて各ＭＯＳトランジスタを構成したので、システマテ
ィックな加工誤差が生じた場合であっても、システマテ
ィックオフセット電圧ＳＶｏｆｆが生じることを防止で
きる効果を奏する。

【０１２７】特に、請求項４記載の発明によれば、複数
個のミクロ単位トランジスタの一部をレイアウト上重ね
た構成としたので、システマティックオフセット電圧Ｓ
Ｖｏｆｆ＝０とする条件を満足しながら、各ＭＯＳトラ
ンジスタのレイアウト面積の縮小化を図ることができ
る。

【０１２８】また、請求項５、６記載の発明によれば、
ミクロ単位トランジスタを構成する偶数個の小トランジ
スタのうち、端に位置する２個の小トランジスタのソー
スを端部に位置させたので、ミクロ単位トランジスタの
周囲に配置する基板コンタクトと、小トランジスタのソ
ースとの離隔を短くして、レイアウト面積の縮小化が可
能である。しかも、偶数個の小トランジスタの共用ドレ
インに寄生する容量成分を少なくでき、ミクロ単位トラ
ンジスタの動作スピードの高速化を図ることができる。

【０１２９】更に、請求項７記載の発明によれば、ＭＯ
Ｓトランジスタの基板電位をそのどの位置でも同一電位
に安定させることができるので、ラッチアップ現象の発
生確率を低くすることができる。

【０１３０】加えて、請求項８記載の発明によれば、チ
ャネル幅の長いＭＯＳトランジスタを構成す多数個のミ
クロ単位トランジスタのゲートに、各々、対応するゲー
ト配線を介してゲート電圧を個別に与える構成としたの
で、ＭＯＳトランジスタとして設計値とほぼ同一のトラ
ンジスタ駆動能力を得ることができる。

【０１３１】更に加えて、請求項９、１０記載の発明に
よれば、ＭＯＳトランジスタの能力調整用のダミーミク
ロ単位トランジスタを備えたので、再試作時でのアナロ
グＭＯＳ半導体装置の開発期間を短縮することができ
る。

【０１３２】また、請求項１１記載の発明によれば、対
をなす２個のＭＯＳトランジスタをセントロイド構造に
できて、システマティックオフセット電圧を有効に抑制
することができる。

【０１３３】更に、請求項１２記載の発明によれば、含
まれる複数個のＭＯＳトランジスタをＳＯＩ構造又はＳ
ＯＳ構造としたので、極低電圧での動作を可能とし、放
射線に起因するショット雑音の影響を低減できると共
に、アナログ- デジタル混載半導体装置でのデジタル部
からアナログ部への回り込み雑音の影響を有効に低減で
きる。

【０１３４】加えて、請求項１６、１７記載の発明によ
れば、各々が複数個のミクロ単位トランジスタから成る
複数個のＭＯＳトランジスタの回路設計を自動で行うこ
とができ、アナログＭＯＳ半導体装置の設計開発期間を
短縮できると共に、開発費用を有効に削減できる効果を
奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のオペアンプを構成
するためのＰ型ミクロ単位トランジスタのレイアウト図
である。

【図２】同オペアンプを構成するための他のＰ型ミクロ
単位トランジスタのレイアウトを示す図である。

【図３】同オペアンプを構成するためのＮ型ミクロ単位
トランジスタのレイアウトを示す図である。

【図４】同オペアンプを構成するための単位抵抗のレイ
アウトを示す図である。

【図５】同オペアンプを構成するための単位容量のレイ
アウトを示す図である。

【図６】同オペアンプのレイアウトを示す図である。

【図７】同オペアンプに備える１つのＭＯＳトランジス
タを６個のミクロ単位トランジスタにより構成したレイ
アウトを示す図である。

【図８】本発明の第２の実施の形態のアナログ半導体装
置に備える１つのＭＯＳトランジスタの詳細なレイアウ
トを示す図である。

【図９】本発明の第３の実施の形態のアナログ半導体装
置に備える１つのＭＯＳトランジスタの詳細なレイアウ
トを示す図である。

【図１０】同ＭＯＳトランジスタの他の詳細なレイアウ
トを示す図である。

【図１１】本発明の第４の実施の形態のアナログ半導体
装置を構成するためのミクロ単位トランジスタのレイア
ウトを示す図である。

【図１２】同アナログ半導体装置に備える１つのＭＯＳ
トランジスタを６個のミクロ単位トランジスタにより構
成したレイアウトを示す図である。

【図１３】同ＭＯＳトランジスタの他の詳細なレイアウ
トを示す図である。

【図１４】同ＭＯＳトランジスタの更に他の詳細なレイ
アウトを示す図である。

【図１５】同ＭＯＳトランジスタの別の詳細なレイアウ
トを示す図である。

【図１６】本発明の第５の実施の形態のアナログ半導体
装置を構成するためのミクロ単位トランジスタのレイア
ウトを示す図である。

【図１７】同アナログ半導体装置に備える１つのＭＯＳ
トランジスタを６個のミクロ単位トランジスタにより構
成したレイアウトを示す図である。

【図１８】同ＭＯＳトランジスタの他の詳細なレイアウ
トを示す図である。

【図１９】同ＭＯＳトランジスタの更に他の詳細なレイ
アウトを示す図である。

【図２０】同ＭＯＳトランジスタの別の詳細なレイアウ
トを示す図である。

【図２１】本発明の第６の実施の形態のオペアンプのレ
イアウトを示す図である。

【図２２】本発明の第７の実施の形態のオペアンプのレ
イアウトを示す図である。

【図２３】アナログ半導体装置としてのオペアンプを示
す回路図である。

【図２４】従来のオペアンプのレイアウトを示す図であ
る。

【図２５】同オペアンプにおいて、ＭＯＳトランジスタ
に加工誤差が生じた場合の説明図である。

【図２６】（ａ）は製造時の加工誤差が生じていない場
合のＭＯＳトランジスのレイアウトを示す図、（ｂ）は
製造時に加工誤差が生じた場合のＭＯＳトランジスのレ
イアウトを示す図である。

【図２７】本発明の第８の実施の形態のミクロ単位トラ
ンジスタの構造を示す図である。

【図２８】本発明の第９の実施の形態のバイアス電圧発
生回路を示す図である。

【図２９】本発明の第１０の実施の形態のプログラム装
置に基づくアナログＭＯＳ半導体装置の設計工程を示す
図である。

【符号の説明】

１、２ Ｐ型ミクロ単位トランジスタ ３、１４、１５ Ｎ型ミクロ単位トランジスタ ４ 単位抵抗 ５ 単位容量 ６ ソース（電極） ７ ゲート ８ ドレイン ９ アルミ配線（ゲート配線） １０ コンタクト（ゲートコンタク
ト） １１ Ｐ型不純物拡散領域 １２ Ｎ型不純物拡散領域 １３ 基板コンタクト ２１、２２、２５、２６ Ｐチャネル型トランジスタ ２３、２４、２７ Ｎチャネル型トランジスタ ２８ 抵抗 ２９ 容量 ４１、４２ ダミーＰ型ミクロ単位トラン
ジスタ ４３ ダミーＮ型ミクロ単位トラン
ジスタ ４４ ダミー単位抵抗 ４５ ダミー単位容量

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F038 CA02 EZ20 5F048 AA01 AA07 AA09 AB10 AC03 AC04 AC10 BA16 BB02 BC02 BC03 5F064 BB21 BB24 CC12 CC22 CC23 DD05 DD07 DD15 HH06

Claims (17)

【特許請求の範囲】
1. 【請求項１】 複数個のＭＯＳトランジスタを含んだア
   ナログＭＯＳ半導体装置であって、 前記複数個のＭＯＳトランジスタのうちチャネル幅が最
   も短いＭＯＳトランジスタよりもチャネル幅が整数分の
   １であるミクロ単位トランジスタを単位として、 前記複数個のＭＯＳトランジスタが、各々、前記ミクロ
   単位トランジスタを複数個備えて構成されていることを
   特徴とするアナログＭＯＳ半導体装置。
2. 【請求項２】 前記複数個のＭＯＳトランジスタは、Ｐ
   型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２
   種から成り、 前記ミクロ単位トランジスタは、Ｐ型ミクロ単位トラン
   ジスタと、Ｎ型ミクロ単位トランジスタとの２種から成
   ることを特徴とする請求項１記載のアナログＭＯＳ半導
   体装置。
3. 【請求項３】 システマティックオフセット電圧が"０"
   となる条件式に含まれる複数個のＭＯＳトランジスタ
   は、 各々、自己のＭＯＳトランジスタを構成するミクロ単位
   トランジスタの個数が、前記システマティックオフセッ
   ト電圧が"０"となる条件式を満たす個数に設定されてい
   ることを特徴とする請求項２記載のアナログＭＯＳ半導
   体装置。
4. 【請求項４】 １つのＭＯＳトランジスタを構成する複
   数個の前記ミクロ単位トランジスタは、相互に一部が重
   なったレイアウト構成を持つことを特徴とする請求項１
   記載のアナログＭＯＳ半導体装置。
5. 【請求項５】 前記ミクロ単位トランジスタは、偶数個
   の小トランジスタから成り、 前記偶数個の小トランジスタは並列に接続され、 前記偶数個の並列接続された小トランジスタのうち、端
   に位置する２個の小トランジスタは、各々、そのソース
   が端部に位置することを特徴とする請求項１記載のアナ
   ログＭＯＳ半導体装置。
6. 【請求項６】 前記ミクロ単位トランジスタは、並列接
   続された２個の小トランジスタのペアトランジスタから
   成り、 前記ペアトランジスタの一端部に一方の小トランジスタ
   のソースが位置し、前記ペアトランジスタの他端部に他
   方の小トランジスタのソースが位置することを特徴とす
   る請求項５記載のアナログＭＯＳ半導体装置。
7. 【請求項７】 前記ミクロ単位トランジスタは、その有
   する何れかの電極を半導体基板に接続するための基板コ
   ンタクトを有することを特徴とする請求項１、２、３、
   ４、５又は６記載のアナログＭＯＳ半導体装置。
8. 【請求項８】 前記ミクロ単位トランジスタは、 そのゲートに接続されるゲートコンタクトと、 前記ゲートコンタクトに接続されて、ゲート電圧を前記
   ゲートに与えるゲート配線を有することを特徴とする請
   求項１、２、３、４、５又は６記載のアナログＭＯＳ半
   導体装置。
9. 【請求項９】 含まれる複数個のＭＯＳトランジスタの
   うち何れかのＭＯＳトランジスタの能力を調整するため
   のダミーミクロ単位トランジスタが備えられることを特
   徴とする請求項１、２、３、４、５又は６記載のアナロ
   グＭＯＳ半導体装置。
10. 【請求項１０】 ダミーミクロ単位トランジスタは、Ｐ
    型ダミーミクロ単位トランジスタと、Ｎ型ダミーミクロ
    単位トランジスタとの２種から成ることを特徴とする請
    求項９記載のアナログＭＯＳ半導体装置。
11. 【請求項１１】 含まれる複数個のＭＯＳトランジスタ
    のうち対をなす２個のＭＯＳトランジスタは、各々、４
    の倍数個のミクロ単位トランジスタから成ることを特徴
    とする請求項１、２、３、４、５又は６記載のアナログ
    ＭＯＳ半導体装置。
12. 【請求項１２】 含まれる複数個のＭＯＳトランジスタ
    は、ＳＯＩ構造又はＳＯＳ構造であることを特徴とする
    請求項１、２、３、４、５又は６記載のアナログＭＯＳ
    半導体装置。
13. 【請求項１３】 複数個のＭＯＳトランジスタを含んだ
    アナログＭＯＳ半導体装置の製造方法であって、 前記複数個のＭＯＳトランジスタのうちチャネル幅が最
    も短いＭＯＳトランジスタよりもチャネル幅が整数分の
    １であるミクロ単位トランジスタを複数個用意し、 前記複数個のミクロ単位トランジスタを用いて、前記複
    数個のＭＯＳトランジスタの各々が前記ミクロ単位トラ
    ンジスタを複数個備えて構成されるように、前記複数個
    のＭＯＳトランジスタを製造することを特徴とするアナ
    ログＭＯＳ半導体装置の製造方法。
14. 【請求項１４】 前記複数個のＭＯＳトランジスタがＰ
    型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの２
    種から成る場合には、 前記ミクロ単位トランジスタとして、Ｐ型ミクロ単位ト
    ランジスタとＮ型ミクロ単位トランジスタとの２種を用
    意し、 前記Ｐ型ＭＯＳトランジスタを複数個のＰ型ミクロ単位
    トランジスタにより構成し、 前記Ｎ型ＭＯＳトランジスタを複数個のＮ型ミクロ単位
    トランジスタにより構成することを特徴とする請求項１
    ３記載のアナログＭＯＳ半導体装置の製造方法。
15. 【請求項１５】 システマティックオフセット電圧が"
    ０"となる条件式に含まれる複数個のＭＯＳトランジス
    タを製造する場合には、 前記各ＭＯＳトランジスタを構成するミクロ単位トラン
    ジスタの個数を、前記システマティックオフセット電圧
    が"０"となる条件式を満たす個数に設定することを特徴
    とする請求項１４記載のアナログＭＯＳ半導体装置の製
    造方法。
16. 【請求項１６】 複数個のＭＯＳトランジスタを含んだ
    アナログＭＯＳ半導体装置を製造するためのプログラム
    であって、 前記複数個のＭＯＳトランジスタのうちチャネル幅が最
    も短いＭＯＳトランジスタの前記チャネル幅の整数分の
    １のチャネル幅を持つトランジスタをミクロ単位トラン
    ジスタとして決定し、 前記ミクロ単位トランジスタを単位として、前記複数個
    のＭＯＳトランジスタを、各々、前記ミクロ単位トラン
    ジスタを複数個備えるように構成することを特徴とする
    アナログＭＯＳ半導体装置の製造プログラム。
17. 【請求項１７】 請求項１６記載の製造プログラムを有
    し、 前記製造プログラムに基づいて、複数個のＭＯＳトラン
    ジスタを含んだアナログＭＯＳ半導体装置を製造するＥ
    ＤＡ機能又はＣＡＤ機能を備えたことを特徴とするプロ
    グラム装置。