JP2010129895A - アナログ回路用セルアレイおよびアナログ集積回路 - Google Patents

アナログ回路用セルアレイおよびアナログ集積回路 Download PDF

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Abstract

【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。
【選択図】図５

Description

本発明は、アナログ回路用セルアレイおよびそのようなアナログ回路用セルアレイを使用して形成したアナログ集積回路に関する。
所望のデジタル回路を有するデジタル集積回路を短いリードタイムで製造するために、ゲートアレイを利用することが知られている。ゲートアレイは、トランジスタや論理回路要素などの基本セルを多数アレイ状に配列したものである。これにユーザの所望のデジタル回路に応じた配線パターンを形成することにより、簡単にデジタル集積回路が製造できる。
図１は、ゲートアレイの４個の基本セルに配線パターンを形成した例を示す図である。図１の例では、２個のＰＭＯＳ基本セルＰＭＯＳＣ１および２個のＮＭＯＳ基本セルＮＭＯＳＣ１が隣接して配置されている。ＰＭＯＳ基本セルＰＭＯＳＣ１は、Ｐ型拡散領域ＰＲＥＧ１と、ＰＲＥＧ１の上に形成された２本のポリシリコンゲート電極ＰＯＬＹＧと、を有する。２本のＰＯＬＹＧの間がＰ型トランジスタのドレイン領域ＤＲＡＩＮで、２本のＰＯＬＹＧの両側がＰ型トランジスタのソース領域ＳＯＵＲＣＥである。すなわち、この基本セルには、２個のＰＭＯＳトランジスタを形成できる。同様に、ＮＭＯＳ基本セルＮＭＯＳＣ１は、Ｎ型拡散領域ＮＲＥＧ１と、ＮＲＥＧ１の上に形成された２本のポリシリコンゲート電極ＰＯＬＹＧと、を有する。２本のＰＯＬＹＧの間がＮ型トランジスタのドレイン領域ＤＲＡＩＮで、２本のＰＯＬＹＧの両側がＮ型トランジスタのソース領域ＳＯＵＲＣＥである。すなわち、この基本セルには、２個のトランジスタを形成できる。隣接するＰＭＯＳＣ１の間にはＮ型拡散領域ＮＲＥＧ１が、隣接するＮＭＯＳＣ１の間にはＰ型拡散領域ＰＲＥＧ１が、それぞれ形成される。基本セルＰＭＯＳＣ１およびＮＭＯＳＣ１のゲート電極ＰＯＬＹＧ、ドレイン領域ＤＲＡＩＮ、ソース領域ＳＯＵＲＣＥおよび素子間の拡散領域ＰＲＥＧ１、ＮＲＥＧ１は、金属配線ＭＥＴＡＬ１とコンタクトＣＯＮＴ１により接続される。
ＰＭＯＳＣ１およびＮＭＯＳＣ１を基本単位として、多数の基本単位がアレイ状に配置される。
なお、図１の例では、各基本単位ＰＭＯＳＣ１およびＮＭＯＳＣ１には、２個のトランジスタを形成できるが、１個のトランジスタのみを形成できる場合もある。また、各基本単位の２個のトランジスタは、駆動能力を２倍にするために、同じ動作をするトランジスタとして使用する場合もあるが、２個の個別のトランジスタとして動作するように使用することが可能である。同じ動作をするトランジスタとして使用する場合には、ドレイン領域は共通であり、２本のゲート電極および２個のソース領域はそれぞれ電気的に接続される。また、２個の個別のトランジスタとして動作する場合には、２本のゲート電極および２個のソース領域の少なくとも一方は電気的に接続されない。このように、各基本単位ＰＭＯＳＣ１およびＮＭＯＳＣ１の２個のトランジスタは、基本的には１個ずつ使用されることを前提として形成されている。
デジタル回路用のゲートアレイは広く知られているので、詳しい説明は省略する。
近年、アナログ回路は、高い集積度を有するとともに、短いリードタイムで製造することが要望されている。
デジタル回路は、０または１の所定のレベル範囲の２値信号を出力するかまたはそのような２値信号で動作すればよく、所定の製造誤差範囲であれば正常に動作する回路を容易に製造することが可能である。これに対して、アナログ回路は、電圧値や電流値などの信号のアナログ値が動作や出力に直接関係する。そのため、製造誤差による素子の特性差の影響を受け易いという問題があった。そこで、アナログ回路は、仕様に応じて個別に設計され、製造段階でも調整などを行い、所望の製造を実現していた。
アナログ回路では、製造時のイオン注入の分布や、酸化膜厚さの分布などのために、配置位置によりトランジスタの特性に差を生じる。このような特性の差を相殺するために、コモンセントロイド配置と呼ばれる配置方法が知られている。例えば、差動アンプの差動対をなす２個のトランジスタの特性に差があるとアナログ回路の誤差が大きくなるので、差動対をなす２個のトランジスタがコモンセントロイド配置される。
図２は、Ｐ型トランジスタの差動対のコモンセントロイド配置のレイアウト例を示す図である。差動対をなす一方の第１Ｐ型トランジスタＰＭＡＤ１は、ＰＭＡＤ１ＡとＰＭＡＤ１Ｂで形成され、差動対をなす他方の第２Ｐ型トランジスタＰＭＡＤ２は、ＰＭＡＤ２ＡとＰＭＡＤ２Ｂで形成される。ＰＭＡＤ１ＡとＰＭＡＤ１Ｂは対角に配置され、ＰＭＡＤ２ＡとＰＭＡＤ２Ｂも対角に配置され、４個のトランジスタが長方形の頂点をなす。４個のＰ型トランジスタＰＭＡＤ１Ａ，ＰＭＡＤ１Ｂ，ＰＭＡＤ２Ａ，ＰＭＡＤ２Ｂのソース領域は、一層目の金属配線ＮＤＳＡおよび二層目の金属配線ＮＤＳＢ、コンタクトＣＯＮＴ１およびスルーホールＶＩＡ１を介して接続される。２個のＰ型トランジスタＰＭＡＤ１Ａ，ＰＭＡＤ１Ｂのドレイン領域は、金属配線ＮＤＤ１Ａ，ＮＤＤ１Ｂ、コンタクトＣＯＮＴ１およびスルーホールＶＩＡ１を介して第１の出力に接続される。２個のＰ型トランジスタＰＭＡＤ２Ａ，ＰＭＡＤ２Ｂのドレイン領域は、金属配線ＮＤＤ２Ａ，ＮＤＤ２Ｂ、コンタクトＣＯＮＴ１およびスルーホールＶＩＡ１を介して第２の出力に接続される。２個のＰ型トランジスタＰＭＡＤ１Ａ，ＰＭＡＤ１Ｂのゲート電極は、金属配線ＩＭＯＰ１およびコンタクトＣＯＮＴ１を介して第１の入力に接続される。２個のＰ型トランジスタＰＭＡＤ２Ａ，ＰＭＡＤ２Ｂのゲート電極は、金属配線ＩＰＯＰ１およびコンタクトＣＯＮＴ１を介して第２の入力に接続される。
図２に示すように、差動対をなす２個のトランジスタをそれぞれ２個のトランジスタで形成し、それらをコモンセントロイド配置することで、イオン注入の分布や、酸化膜厚さの分布などの影響を相殺して、差動対をなす２個のトランジスタの特性差を低減できる。
トランジスタのマッチングを悪化させる他の要因として，アンテナ効果が知られている。
アンテナ効果とは，ＭＯＳトランジスタの製造時に、プラズマを使用したプロセス（製造工程）において、プラズマの電荷に起因して、ＭＯＳトランジスタのゲート酸化膜に、電気的ストレスが加わり、信頼性の問題や、ＭＯＳトランジスタの特性変動が引き起こされることを指している。ゲート酸化膜に接続された金属配線の加工時に、加工途中の金属配線が、電荷を集めて、ゲート酸化膜に損傷を与える可能性があることから、アンテナ効果と一般に呼ばれることが多い。
プラズマプロセスでの配線加工時に、アンテナ（ゲートに接続された金属配線）が集めた電荷により、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが変動し、不均一なアンテナ効果により、差動対を構成するＭＯＳトランジスタのマッチングが劣化することが指摘されている。
アンテナ効果によって，ＭＯＳトランジスタが受けるストレスを軽減するために，従来より，アンテナダイオードと呼ばれるダイオード素子を保護すべきＭＯＳトランジスタのゲートノードへ挿入する方法が知られていた。
アンテナダイオードは，プラズマプロセスでの配線加工時に電流放電経路として働き，ゲート酸化膜の受ける損傷を防ぐ効果がある。製造後の通常の動作時には，逆バイアスされているので，多少のリーク電流と，容量，面積の増加は招くが，動作にはほとんど影響しないようになっている。
ＭＯＳトランジスタのチャネル上に配線がある場合と，無い場合で，トランジスタのしきい値電圧Ｖｔｈが変化する事が知られている。
ＭＯＳトランジスタのチャネルとゲート酸化膜の界面では、結晶構造が急激に変化するために、ダングリングボンドと呼ばれる未結合手が存在する。このダングリングボンドはキャリアのトラップとして働くために、水素でダングリングボンドを終端することが望ましいといわれている。チャネル直上に金属配線がある場合、製造工程の終盤で、水素でダングリングボンドを終端するよう働くアニール工程で、水素がチャネル界面に到達することを妨げる場合がある。従って、マッチングが必要なＭＯＳトランジスタ上の配線は、ないほうが望ましいといわれている。あるいは、マッチングが必要なトランジスタ部分においては、ＭＯＳトランジスタのチャネル部分の上空の配線も含めて、同じ形状でなければならないといわれている。
特開平８−９７３８７号公報 特開平１１−８３１９号公報 特公平７−２８０１３号公報 特開２００１−１７７３５７号公報 Hyungcheol Shin, Zhi-Jian Ma and Chenming Hu, "Impact of Plasma Charging Damage and Diode Protection on Scaled Thin Oxide," in Proc. IEEE International Electron Device Meeting, pp.18.3.1-18.3.4, 1993. Donggun Park, Chenming Hu, Scott Zheng, and Nguyen Bui, "A Full-Process Damage Detection Method Using Small MOSFET and Protection Diode," IEEE ELECTRON DEVICE LETTERS, VOL. 17, NO. 12, pp.563-565, DECEMBER 1996. Li-Da Huang, Xiaoping Tang, Hua Xiang, D. F. Wong, and I-Min Liu, "A Polynomial Time-Optimal Diode Insertion/Routing Algorithm for Fixing Antenna Problem," IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 23, NO. 1, pp.141-147, JANUARY 2004. Hans Tuinhout , Marcel Pelgrom, Red Penning de Vries , Maarten Vertregt, "Effects of Metal Coverage on MOSFET Matching," in Proc. IEEE International Electron Device Meeting, pp.29.3.1-29.3.4, 1996.
このため、アナログ回路の集積度を高めるのは難しく、製造までのリードタイムも長いという問題があった。
開示の実施形態は、短いリードタイムで製造でき、高い集積度を有するアナログ回路を実現する。
実施形態に開示されたアナログ回路用セルアレイは、複数のトランジスタセルが、アレイ状に配置されたアナログ回路用セルアレイであり、回路仕様に応じて配線パターンを形成することにより、高い集積度を有する所望のアナログ回路が短いリードタイムで製造できる。各トランジスタセルは、隣接して順に配置された第１ソース領域、第１チャネル領域、共通のドレイン領域、第２チャネル領域および第２ソース領域と、第１チャネル領域および第２チャネル領域上にそれぞれ配置された第１ゲート電極および第２ゲート電極と、を備え、第１ゲート電極と第２ゲート電極は接続して使用され、第１ソース領域と第２ソース領域は接続して使用される。
実施形態のアナログ回路用セルアレイは、回路仕様に応じて配線パターンを形成するだけで高精度のアナログ回路を容易に製造できるので、製造のリードタイムを大幅に短縮できる。
図３は、実施形態のアナログ回路用セルアレイの基本構成を示す図である。図３に示すように、実施形態のアナログ回路用セルアレイは、ＰＭＯＳ基本セルＰＭＯＳＣ２を４行１２列で配列したＰＭＯＳアレイＡＲＹＰ１と、ＮＭＯＳ基本セルＮＭＯＳＣ２を４行１２列で配列したＮＭＯＳアレイＡＲＹＮ１と、を有する。このアナログ回路用セルアレイを有する半導体装置は、このほかに、入力信号端子、出力信号端子、電源端子などを有し、さらにアナログ回路用セルアレイを動作させるために必要な回路部分なども有するが、ここでは図示を省略している。また、ゲートアレイなどのデジタル回路部分に、図３のアナログ回路用セルアレイを搭載して、アナログ／デジタル回路混載半導体装置を実現することも可能である。これら４８個のＰＭＯＳ基本セルＰＭＯＳＣ２および４８個のＮＭＯＳ基本セルＮＭＯＳＣ２に配線パターンを形成して所望のアナログ回路を実現する。
図３に示すように、ＰＭＯＳアレイＡＲＹＰ１およびＮＭＯＳアレイＡＲＹＮ１は、４行の基本セル列を有する。差動対などをなすトランジスタ対など特性差が小さいことを要求されるトランジスタは、２行目および３行目の基本セルで実現することが望ましい。すなわち、高精度を要求されるトランジスタなどは、ＰＭＯＳアレイＡＲＹＰ１およびＮＭＯＳアレイＡＲＹＮ１のエッジに隣接しない基本セルを使用して形成する。また、後述するアンテナダイオードなど、特性誤差の許容範囲の大きな素子は、１行目および４行目の基本セルで実現しても、精度低下の問題は生じない。
高精度のトランジスタなどを、ＰＭＯＳアレイＡＲＹＰ１およびＮＭＯＳアレイＡＲＹＮ１のエッジに隣接しない基本セルで形成し、コモンセントロイド配置するには、ＰＭＯＳアレイＡＲＹＰ１およびＮＭＯＳアレイＡＲＹＮ１は４行、４列の構成が最小となる。しかし、行数および列数はこれらより大きくてもよく、例えば、６行６列のＮＭＯＳアレイと６行６列のＰＭＯＳアレイを用いることも可能である。また、単純なアナログ回路は少ない基本セルで実現可能であるが、複雑なアナログ回路を実現するには多数の基本セルが必要である。従って、アレイ構成の異なる複数種類のアナログ回路用セルアレイを用意しておき、実現するアナログ回路に応じて適宜選択可能にすることが望ましい。
図４は、図３のＰＭＯＳアレイＡＲＹＰ１における４×４のＰＭＯＳ基本セルＰＭＯＳＣ２の部分を示す図である。図４に示すように、１個のＰＭＯＳＣ２は、Ｐ型拡散領域ＰＲＥＧ１と、２個のポリシリコンゲート電極ＰＯＬＹＧ１、ＰＯＬＹＧ２と、を有する。以下、ＰＲＥＧ１は実線の矩形パターンとして示し、ＰＯＬＹＧはクロス斜線のハッチング図形として示した。また、特に断らない限り、同じ層のパターンは同じ方法で図示するものとし、説明の重複を避けるものとする。２個のポリシリコンゲート電極ＰＯＬＹＧ１、ＰＯＬＹＧ２の下の部分のＰ型拡散領域ＰＲＥＧ１が、第１および第２チャネル領域である。２個のポリシリコンゲート電極ＰＯＬＹＧ１、ＰＯＬＹＧ２の間のＰ型拡散領域ＰＲＥＧ１の部分が、共通ドレイン領域である。２個のポリシリコンゲート電極ＰＯＬＹＧ１、ＰＯＬＹＧ２の外側のＰ型拡散領域ＰＲＥＧ１の部分が、第１および第２ソース領域である。ここでは、１個のＰＭＯＳＣ２は二点鎖線で示す範囲を有し、このようなＰＭＯＳＣ２が４行×１２列で配列され、各行の間にはＮ型拡散領域ＮＲＥＧ１が連続して設けられる。第１および第２チャネル領域の幅は、適切なチャネル長、すなわちゲート長に設定され、ゲート長は例えば２μｍである。Ｐ型拡散領域ＰＲＥＧ１の幅は、チャネル幅、すなわちゲート幅であり、ゲート幅は例えば１０μｍに設定される。ゲート長およびゲート幅は、アナログ回路の仕様およびレイアウトの容易さなどから決定される。なお、以下の説明では、ＰＯＬＹＧ１およびＰＯＬＹＧ２をまとめてＰＯＬＹＧと称する場合がある。
図５は、図４に示したＰＭＯＳ基本セルＰＭＯＳＣ２の部分に、一層目の金属配線ＭＥＴＡＬ１を形成した状態を示す。後述するように、実際にアナログ回路を形成する場合には、各基本セルのポリシリコンゲート電極ＰＯＬＹＧ、ドレイン領域およびソース領域は、ほかの基本セルの電極、電源電極、入力端子および出力端子などに、一層目の金属配線ＭＥＴＡＬ１を介して接続される。しかし、ここでは説明を簡単にするために、電極間の接続が行われない状態を示している。
図５では、ＭＥＴＡＬ１はクロス斜線のハッチング図形として示、ＣＯＮＴ１は正方形とその頂点を対角線で結んだ図形として示している。
図５に示すように、ＰＭＯＳ基本セルＰＭＯＳＣ２は、２個のポリシリコンゲート電極ＰＯＬＹＧ１、ＰＯＬＹＧ２のＰ型拡散領域ＰＲＥＧ１外に伸びた上下部分に設けられた４個のコンタクトＧＡＴＥ１，ＧＡＴＥ２，ＧＡＴＥ３，ＧＡＴＥ４と、中央の共通ドレイン領域の上に設けられたドレイン電極ＤＲＡＩＮ１と、両側のソース領域の上に設けられたソース電極ＳＯＵＲＣＥ1、ＳＯＵＲＣＥ２と、を有する。さらに、１行目の基本セルの上側および４行目の基本セルの下側のＮ型拡散領域ＮＲＥＧ１の上には一層目の金属配線ＭＥＴＡＬ１が設けられ、ＮＲＥＧ１に接続される。２個のポリシリコンゲート電極ＰＯＬＹＧ１とＰＯＬＹＧ２および２個のソース電極ＳＯＵＲＣＥ１とＳＯＵＲＣＥ２は、ドレイン電極ＤＲＡＩＮ1に対して対称に配置される。これにより、基本セルＰＭＯＳＣ２には、２個の同じサイズのＰＭＯＳトランジスタが形成される。４個のコンタクトＧＡＴＥ１，ＧＡＴＥ２，ＧＡＴＥ３，ＧＡＴＥ４は、２個のＰＭＯＳトランジスタのゲートとＭＥＴＡＬ１との接続のためのコンタクト部分である。ＤＲＡＩＮ1は、２個のＰＭＯＳトランジスタの共通ドレイン電極であり、ＳＯＵＲＣＥ１、ＳＯＵＲＣＥ２は２個のＰＭＯＳトランジスタのソース電極である。
図４および図５では、ＰＭＯＳ基本セルＰＭＯＳＣ２がレイアウトの基本単位であり、基本セルはＰ型トランジスタのバックゲート電極となるＮ型拡散領域ＮＲＥＧ１を、上下の境界部分に有する。
後述するように、使用される基本セルの２個のゲート電極は共通に接続され、２個のソース電極は共通に接続される。これにより、基本セル単位で、電流の向きが反対となる２つのトランジスタの並列接続が実現される。
微細化のすすんだＭＯＳトランジスタの製造工程では、斜め方向からイオンを注入するような工程が採用されることがある。このような場合、例えば、ポリシリコンゲート電極ＰＯＬＹＧの右側と左側で、ソース、ドレインの拡散層の高濃度領域とゲート電極のオーバーラップ幅が異なることが起こりえる。これは、ＰＯＬＹＧの右側と左側で、実効の寄生抵抗が異なる状況を生じさせる。そのため、ＰＯＬＹＧの右側拡散層をソース、左側拡散層をドレインとする場合と、ＰＯＬＹＧの左側拡散層をソース、右側拡散層をドレインとする場合で、ＭＯＳトランジスタの特性が異なる状況を生じる。このような製造工程の性質から、マッチングの必要なトランジスタ同士では、電流の流れる向きまで含めて、素子の形状、素子の使用法をそろえる必要がある。以下、しきい値電圧Ｖｔｈやドレイン電流などの素子特性を一致させることをマッチングと称する。
ところが、レイアウト時の電流の向きは、回路結線を確認するＬＶＳと呼ばれるソフトウエアやＤＲＣと呼ばれるソフトウエアでは、確認することができない。なぜなら、ＭＯＳトランジスタの電流の流れる向きを知るためには、回路の動作を理解し、マッチングが必要な素子を認識するという複雑な回路の全体の理解が必要となるためである。このため、従来は、電流の向きまで含めた素子の配置の同一性の確認は人手に頼るのが一般的であった。
そのため、単一のＭＯＳトランジスタのソース、ドレインを入れ替えることで、特性が変動し、例えば、ソース、ドレインの実効寄生抵抗が異なるような場合には、電流の流れる方向まで考慮して、対称性を確保することが望ましい。
図５のレイアウトでは、ＰＭＯＳ基本セルＰＭＯＳＣ２を、ドレインを共通とする２つのＰＭＯＳトランジスタとすることで、ソースからドレインに流れる電流の向きが異なる２つのトランジスタが基本セル内に含まれるようにできる。これにより、基本セルを単位として、基本セルと基本セルを、例えば、コモンセントロイド配置とすると、基本セル内部での電流の向きを考慮しなくても必然的に、電流の向きが異なるトランジスタの電流の合計電流を加算して、電流の向きが異なるＭＯＳトランジスタの不一致を相殺できるようになる効果が得られる。
また、ＰＭＯＳ基本セルＰＭＯＳＣ２は、ＰＭＯＳのバックゲート電極となるＮ型拡散領域ＮＲＥＧ１を含み、基本セル構造に基板あるいはＷＥＬＬ給電のための拡散領域を含むよう構成することで、Ｎ型ＷＥＬＬの給電部分を別途用意する必要がなくなる。
基本単位を電流の向きが反対となる２つのトランジスタの並列接続としておくことで、図５の基本セルの構造を守っている限り、電流の向きを詳細に考慮したり、検証する必要がなくなる利点が得られる。つまり、電流の向きが異なることによる特性のずれを見落とす可能性をゼロとできる。
アナログ回路で、オフセット電圧をできるだけ小さくするためには、使用するトランジスタの特性をできるだけ一致させておかなければならない。レジストの露光の不均一性やエッチング時の不均一性の影響を避けるために、同じ形状のＭＯＳトランジスタを使用し、精度を必要とする素子の周辺にダミー素子を配置することが、従来より一般的だった。ところが、最近の微細化のすすんだＭＯＳトランジスタにおいては、意図的にチャネルに応力を加えることにより電流駆動能力の向上を図る場合があることからも分かるように、素子分離領域の応力の違いによる移動度の変化が無視できない。トレンチ型の分離構造が採用されることが多いので、この分離領域の形状、ソース、ドレインの電極部分の形状、分離領域との比率など、ＭＯＳトランジスタのチャネル部分の応力に影響する要素も、すべて同じ構造となるように配慮、配置する必要がある。
同一形状のＰＭＯＳトランジスタを繰り返しならべた構造においても、Ｎ型のＷＥＬＬ給電部分は、必ずどこかに必要となる。さらに、Ｎ型のＷＥＬＬ給電部分を、例えば、ＰＭＯＳトランジスタを繰り返し並べた構造の一番外側に配置するような方法を採用すると、ＷＥＬＬ給電部分自体が分離領域の形状の同一性を損なうことに、発明者らは、気づいた。つまり、ＷＥＬＬ給電部分も含めて、同一の形状を繰り返すほうが、分離領域まで含めたトランジスタ構造の対称性、同一性が確保できるので望ましい。そのため、このような対称性を実現するための、基本トランジスタセル構造、配線構造を、工夫する必要がある。
図５のレイアウトは、このＷＥＬＬ給電部分も含めて、同一の形状を繰り返し、かつ素子への配線が可能な構造となっている。図５はＮ型のＷＥＬＬへの給電部分ＮＲＥＧ１も含めて、ＰＭＯＳ基本セルＰＭＯＳＣ２が繰り返し構造となっていることを示している。２点鎖線で示した基本セルＰＭＯＳＣ２が縦、横に繰り返され、上下のセルで、ＮＲＥＧ１が共有される構造となっている。ＰＭＯＳ基本セルＰＭＯＳＣ２の境界を表す２点鎖線がＮ型ＷＥＬＬの給電領域ＮＲＥＧ１の中央部分にあるのは、このことを表わしている。このようなセル構造（基本構造）とすることで、分離領域まで含めたトランジスタ構造の対称性、同一性が保たれ、チャネル部分の応力の違いを極力小さくする効果が得られる。これにより移動度の一致の程度が向上する。
さらに、４個のコンタクトＧＡＴＥ１，ＧＡＴＥ２，ＧＡＴＥ３，ＧＡＴＥ４をあらかじめ用意しておき、各コンタクトを独立してＭＥＴＡＬ１に接続できるようにすることで、どの方向からでもゲートに給電することが可能となり、またゲート配線部分の規則性も向上する効果が得られる。
上記のように、使用される基本セルの２個のゲート電極は共通に接続して使用される。そこで、図４に示した２個の各基本セルのポリシリコンゲート電極ＰＯＬＹＧを、接続された形で形成してもよい。図６は、接続された形で形成した基本セルのポリシリコンゲート電極ＰＯＬＹＧに対して一層目の金属配線ＭＥＴＡＬ１を形成した状態を示す。
図５に示した２つのトランジスタのゲートが独立した構造では、例えば、パワーダウン用の素子などで、電流の流れる方向を気にしなくてよい場合には、ソース電極とドレイン電極を入れ替えて、２つの独立なトランジスタとして使用できる可能性を残している。しかし、電流の異なる２つのトランジスタを基本セル内で並列接続するという基本的な考え方からは、図６のように、基本セル内部で、２個のゲートを直接ＰＯＬＹＧ配線で接続してしまってもかまわない。配線もできるだけ対称に配置しておくことが望ましいこと、配線だけでの回路変更の可能性を考慮すると、ＰＯＬＹＧとＭＥＴＡＬ１とのコンタクト部分は４箇所となるが、この４つのゲートとＭＥＴＡＬ１接続部分に配線するだけで、基本セル内部のゲートに電位を供給、接続できるので、信号配線の引き出しの自由度が大きくなる効果が得られる。
次に、実施形態のアナログ回路用セルアレイにおける配線について説明する。
ＭＯＳトランジスタのチャネル上に配線がある場合と、ない場合で、トランジスタのしきい値電圧Ｖｔｈが変化することが知られている。ＭＯＳトランジスタのチャネルとゲート酸化膜の界面では、結晶構造が急激に変化するために、ダングリングボンドと呼ばれる未結合手が存在する。このダングリングボンドはキャリアのトラップとして働くために、水素でダングリングボンドを終端することが望ましいといわれている。チャネル直上に金属配線がある場合、製造工程の終盤で、水素でダングリングボンドを終端するよう働くアニール工程で、水素がチャネル界面に到達することを妨げる場合がある。従って、マッチングが必要なＭＯＳトランジスタ上の配線は、ないほうが望ましいといわれている。あるいは、マッチングが必要なトランジスタ部分においては、ＭＯＳトランジスタのチャネル部分の上部の配線も含めて、同じ形状でなければならないといわれている。
トランジスタのしきい値電圧Ｖｔｈの変化を避けるために、図５のレイアウトにおいて、Ｐ型拡散領域ＰＲＥＧ１と２個のポリシリコンゲートＰＯＬＹＧが重なった領域、すなわちトランジスタの反転層が形成されるチャネル上部には配線を置かないことが必要である。
図７は、１個のＰＭＯＳ基本セルＰＭＯＳＣ２における配線例を示す図であり、（Ａ）は一層目の金属配線ＭＥＴＡＬ１を配線した状態を、（Ｂ）は二層目の金属配線ＭＥＴＡＬ２を配線した状態を示す。図７の（Ａ）および（Ｂ）に示すように、ＰＭＯＳ基本セルＰＭＯＳＣ２は、横方向（電流経路方向）の一層目金属配線ＭＥＴＡＬ１の配線チャネルを少なくとも３つ備える。基本セル構造内の２つの横方向ＭＥＴＡＬ１配線チャネルと、隣接基本セルと共有する横方向ＭＥＴＡＬ１配線チャネルを１つ備える（共有なので０．５＋０．５＝１）。場合によっては、基本セル構造内の横方向ＭＥＴＡＬ１配線チャネルは５つであってもかまわない。いずれにしろ、ＰＭＯＳトランジスタの電流チャネル上には配線を配置しない。
また、ＰＭＯＳ基本セルＰＭＯＳＣ２は、縦方向（ゲート幅方向）の二層目金属配線ＭＥＴＡＬ２の配線チャネルを少なくとも４つ備える。基本セル構造内に３つの縦方向ＭＥＴＡＬ２配線チャネルと、隣接基本セルと共有する縦方向ＭＥＴＡＬ２配線チャネルを１つ備える。基本セル構造内の３つの縦方向ＭＥＴＡＬ２配線チャネルは、基本セルＰＭＯＳＣ２のドレイン電極およびソース電極(ＭＥＴＡＬ１)の上部とする。場合によっては、基本セル構造内のＭＥＴＡＬ２配線チャネルは６つであってもかまわない。また、隣接基本セルと共有する縦方向ＭＥＴＡＬ２配線チャネルの下部は、ＭＥＴＡＬ１配線の縦方向配線にも使用できる。
上記のように、横方向（電流経路方向）の一層目金属配線ＭＥＴＡＬ１の基本セル構造内の２つの横方向ＭＥＴＡＬ１配線チャネルと、隣接基本セルと共有する横方向ＭＥＴＡＬ１配線チャネルを１つ備えることで、ＷＥＬＬ給電のための配線のほかに、２つの横方向信号配線を用意できる。
また、基本セルの構造を、ドレインを共通、ソースを独立な２つの電極としたので、２つのソース、ドレイン、ゲート、ＷＥＬＬの５つのノードをＭＥＴＡＬ１で配線しなければならない。これを可能とするために、ゲートとＰＯＬＹＧのコンタクト部分のＭＥＴＡＬ１とは別に配線チャネルが必要となる。セル構造の対称性を保つためには、隣接セルと共有するＭＥＴＡＬ１配線チャネルのほかに偶数本のＭＥＴＡＬ１配線チャネルを用意することが必要である。
さらに、ＭＥＴＡＬ１配線チャネルをＭＯＳトランジスタの電流が流れる電流チャネル（ＰＯＬＹＧとＰＲＥＧ１が重なる部分）を避けて、用意することで、ゲートチャネルの上部部分に金属配線を配置しない構造が可能となり、金属配線によるＶｔｈの変動を避けることが可能となり、相対精度が向上する。
同様に、基本セルＰＭＯＳＣ２のＭＥＴＡＬ１で構成されるドレイン電極、ソース電極の上部とし、縦方向（ゲート幅方向）の二層目金属配線ＭＥＴＡＬ２の配線チャネルを、基本セル構造内に３つの縦方向ＭＥＴＡＬ２配線チャネルと、隣接基本セルと共有する縦方向ＭＥＴＡＬ２配線チャネルを１つとすることで、４つの縦方向信号配線可能な領域を確保できる。
ＭＥＴＡＬ２配線チャネルをＭＯＳトランジスタの電流が流れる電流チャネル（ＰＯＬＹＧとＰＲＥＧ１が重なる部分）を避けて、用意することで、電流チャネルの上部部分に金属配線を配置しない構造が可能となり、金属配線によるＶｔｈの変動を避けることが可能となり、相対精度が向上する。そして、ＭＥＴＡＬ２配線チャネルをＭＯＳトランジスタの電流が流れる電流チャネルを避けるために、ＭＥＴＡＬ１で構成されるドレイン電極、ソース電極の上部を、ＭＥＴＡＬ２の配線チャネルとし、隣接セルと共有するチャネルを設けることで、セル構造の対称性を保つことができる。
図８は、実施形態のレイアウトにおける配線チャネルの考え方を説明するための図であり、縦方向配線および横方向配線を回路接続とは関係なく可能な配線として示している。
ＰＭＯＳトランジスタの電流チャネル部分の上部を配線禁止とするので、ＭＥＴＡＬ２配線は、縦方向に伸びる。ＰＭＯＳ基本セルＰＭＯＳＣ２同士で共有するセル間の縦方向配線、ソース上、ドレイン上の配線の４本の配線が、１列あたりに可能な縦方向ＭＥＴＡＬ２配線となる。横方向ＭＥＴＡＬ１配線は、ＮＲＥＧ１上の配線に加えて、ＮＲＥＧ１とゲートコンタクト部分との隙間の横方向配線が可能なＭＥＴＡＬ１の横方向配線となる。つまり、基本セル１行あたり、３本の横方向ＭＥＴＡＬ１配線が可能な構造となっている。ＮＲＥＧ１上の配線チャネルは、上下の隣接セルと共有されている。
ＮＲＥＧ１配線は原則としてＶＤＤ配線とすることがＮＲＥＧ１へのＶＤＤ給電の観点から望ましいが、必要であれば、特定の部分で、ＶＤＤではなく信号配線として使用する。ＮＲＥＧ１のすべての領域でＶＤＤを必ずＭＥＴＡＬ１から給電しなければならないわけではないことを利用すれば、ＮＲＥＧ１上のある部分のＭＥＴＡＬ１配線を信号配線として使用できる。さらに、Ｐ型基本セルの場合、ＮＲＥＧ１上の配線は、原則としてＶＤＤ配線となるが、必要なときには、局所的に信号配線として使用可能である。基本セルの左右の端に、縦方向のＭＥＴＡＬ１配線が図示されているのは、縦方向ＭＥＴＡＬ２配線の直下をＭＥＴＡＬ１配線領域としても使用できることを示している。あるいは、このセルとセルの左右の境界をＭＥＴＡＬ１の縦方向配線として使用できるように、セル構造を設計している。このように、セル境界部分をＭＥＴＡＬ１配線が通過可能として縦方向に信号を接続可能なセル構造を採用しておくことで、後述するようなアンテナダイオードの接続が可能となる効果が得られる。
以上、ＰＭＯＳアレイＡＲＹＰ１における４×４のＰＭＯＳ基本セルＰＭＯＳＣ２の部分の構成を説明したが、ＮＭＯＳアレイＡＲＹＮ１における４×４のＮＭＯＳ基本セルＮＭＯＳＣ２の部分の構成は、拡散層の極性が逆であることを除けば同様であり、図示および説明は省略する。
次に、上記のような実施形態のアナログ回路用セルアレイを利用してシリーズレギュレータのバンドギャップ回路を形成する実施形態を説明する。
マイクロコントローラ（ＭＣＵ）は、電子機器のプログラマブルな部品として使用される。半導体加工技術の進歩、つまり微細化の進展とともに、ＭＣＵの適用される領域はますます拡大している。微細化の進展とともに、ＭＣＵの処理能力の向上が続いていることと、機能あたりのコストの低下が継続していることが背景として挙げられる。微細化の進展とともに、デジタル回路を構成する微細ＭＯＳトランジスタの素子耐圧は下がっている。例えば、ゲート長０．１８μｍのＣＭＯＳ回路では、電源電圧は１．８Ｖ程度が一般的である。一方、自動車用途などでは、ＭＣＵのインタフェース電圧として伝統的な５Ｖが求められることも多い。ＭＣＵ外部から供給する電源電圧、インタフェース電圧は例えば、５Ｖとすることが求められ、一方、内部回路の素子耐圧から決まるデジタル回路部分の電源電圧は、例えば、１．８Ｖとすべき場合がある、このような場合には、外部部品を削減するために、ＭＣＵにシリーズレギュレータを搭載し、外部から供給した５Ｖ電源から１．８Ｖ電源を発生し、内部のデジタル回路に供給するような構成が一般的となっている。
図９は、シリーズレギュレータ回路の一例を示す図であり、外部から供給した５Ｖ電源から１．８Ｖ電源を発生するシリーズレギュレータの一般的な構成を示す。シリーズレギュレータは、基準電圧を発生するバンドギャップ回路ＢＧＲ１と、誤差アンプＥＡＭＰ１と、出力トランジスタＰＭＰ１と、レギュレータ出力電位を分圧する抵抗分圧回路を有する。抵抗分圧回路は、レギュレータ出力電位を分圧する抵抗ＲＦ１と抵抗ＲＦ２を有する。図９において、Ｖｂｇｒはバンドギャップ回路ＢＧＲ１が出力する基準電圧を、ＥＡＭＰＯ１は誤差アンプＥＡＭＰ１の出力を、ＶＯＵＴはレギュレータ出力を、ＤＩＶＯ１は抵抗分圧回路の出力を、ＶＤＤは例えば外部から供給する５Ｖ電源を、ＧＮＤはＧＮＤ電位（０Ｖ）を、示している。以下の説明では、Ｒで始まる素子名は抵抗を、ＰＭで始まる素子名はＰＭＯＳトランジスタを、表わしているものとする。
図９のレギュレータ回路では、バンドギャップ回路ＢＧＲ１が、温度、電源電圧に依存しない基準電圧であるバンドギャップ電圧Ｖｂｇｒ（１．２Ｖ）を発生する。ＲＦ１とＲＦ２の抵抗分圧回路は、レギュレータ出力電位ＶＯＵＴを、例えば、２／３に分圧した分圧出力を発生する。誤差アンプＥＡＭＰ１により、出力トランジスタＰＭＰ１のゲートを制御し、抵抗分圧回路出力ＤＩＶＯ１と、基準電圧（バンドギャップ電圧）Ｖｂｇｒ（１．２Ｖ）が一致するように負帰還制御する。
レギュレータ出力×２／３の電位ＤＩＶＯ１と、バンドギャップ電圧の電位Ｖｂｇｒ（１．２Ｖ）が一致するので、例えば、レギュレータ出力電位ＶＯＵＴは、温度、電源電圧、負荷電流に（理想的には）依存せず、１．８Ｖの一定電位に制御される。
バンドギャップ電圧は、理想的には、１．２Ｖ程度の電位となり、温度、電源電圧に依存しないが、実際には、ＣＭＯＳバンドギャップ回路を構成するＭＯＳトランジスタの誤差などに起因して、回路毎にその出力電圧は変化する。典型的なＣＭＯＳバンドギャップ回路では、例えば、１．２Ｖ±８％程度の出力電位の絶対値の幅がある。
基準電圧Ｖｂｇｒが、例えば、１．２Ｖ±８％とすると、レギュレータ出力電位ＶＯＵＴも、上の例では（誤差アンプのオフセット電圧を無視すると）、１．２Ｖ±８％となり、変動幅を絶対値で表現すると、１．２Ｖ±１４０ｍＶとなる。つまり、レギュレータ出力電位ＶＯＵＴは１．８Ｖを中心として、１．６６Ｖから１．９４Ｖに分布する。
レギュレータの出力電圧ＶＯＵＴは、ゲート長０．１８μｍのＣＭＯＳ回路で構成されたロジック回路の電源電圧となるので、サンプルによっては、ＭＣＵのロジック回路の電源電圧が１．６６Ｖとなり、別のサンプルでは、ＭＣＵのロジック回路の電源電圧が１．９４Ｖとなることを意味している。
ＭＣＵのロジック回路の電源電圧が低い場合には、ロジック回路を構成する基本回路の遅延時間が大きくなるので、動作周波数の面から不利になる。一方、ＭＣＵのロジック回路の電源電圧の上限は、素子の信頼性の観点（例えばＴＤＤＢ（Time-Dependent Dielectric Breakdown、酸化膜経時破壊）、ホットキャリア劣化などの観点）から、例えば２．０Ｖ以下としたいなどの制限がある。
レギュレータの出力電位の誤差が大きいと、信頼性から決まる電源電圧の上限を満足しながら、動作速度の要請から決まるレギュレータの出力する電源電圧の下限を同時に満足することが難しくなる。
例えば、レギュレータ回路においては、このような背景から、バンドギャップ回路の出力電圧精度をできるだけ改善することが要求されている。
図１０は、バンドギャップ回路の一例を示している。アナログ集積回路では、温度、電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が広く用いられている。デジタル回路との混載が容易なことから重要なＣＭＯＳアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられてきた。
バンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（T）に比例（ＰＴＡＴ、Proportional To Absolute Temperatureと一般に称されている）する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が考案され実用に供されてきた。順バイアスされたｐｎ接合の電位は（ｐｎ接合の電位を１次式で近似すれば、あるいは、１次式で近似できる範囲内では）、CTAT(Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性)であることが知られている。この順バイアスされたｐｎ接合の電位に（適切な）ＰＴＡＴ電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
このようなバンドギャップ回路の典型的な回路例を図１０に示している。図１０において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタ（以下ｐｎｐＢＪＴと略す）を、Ｒ１、Ｒ２、Ｒ３は抵抗（その抵抗値もＲ１、Ｒ２、Ｒ３で示すものとする。）を、ＡＭＰ１はオペアンプ回路を、ＧＮＤはＧＮＤ端子を、Ｖｂｇｒは出力基準電位を、ＮＯＤＥ１、ＩＭ、ＩＰは内部のノードを、示している。抵抗に添えられた値は、抵抗値の例を、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を示す。
図１０のバンドギャップ回路の動作を簡単に説明する。ＢＪＴのベース、エミッタ間電圧あるいは、ｐｎ接合の順方向電圧をＶｂｅで表わすと、その、ｐｎ接合の順方向電圧と絶対温度Ｔの関係は、概略、式（１）となることが知られている。
Ｖｂｅ＝Ｖｅｇ−ａＴ （１）
（Ｖｂｅ：ｐｎ接合の順方向電圧、Ｖｅｇ：シリコンのバンドギャップ電圧、約１．２Ｖ、ａ：Ｖｂｅの温度依存性、約２ｍＶ／℃、Ｔ：絶対温度）（ａの値はバイアス電流により異なるが、実用領域で、概略２ｍＶ／℃程度となることが、知られている。）
また、ＢＪＴのエミッタ電流ＩＥと電圧Ｖｂｅの関係は、概略、式（２）となることが知られている。
ＩＥ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ） （２）
（ＩＥ：ＢＪＴのエミッタ電流あるいはダイオードの電流、Ｉ０：定数（面積に比例）、ｑ：電子の電荷、ｋ：ボルツマン定数）
オペアンプＡＭＰ１による負帰還により、ＡＭＰ１の電圧利得が十分大きい場合には、ＡＭＰ１の入力ＩＭとＩＰの電位がほぼ等しくなって回路が安定する。このとき、図１０に示すように、Ｒ１とＲ２の抵抗の値を、例えば１：１０（１００ｋ：１Ｍ）に設計しておくと、Ｑ１とＱ２に流れる電流の大きさは、１０：１となり、Ｑ１に流れる電流を１０Ｉで、Ｑ２に流れる電流をＩで表わす。（Ｑ１、Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。）
仮に、Ｑ２のエミッタ面積は、Ｑ１のエミッタ面積の１０倍とし（図１０のＱ１、Ｑ２に添えられた×１、×１０は、このエミッタ面積の相対関係を示す。）、Ｑ１のベース、エミッタ間電圧をＶｂｅ１で、Ｑ２のベース、エミッタ間電圧をＶｂｅ２で表わすと、式（２）より、式（３）と式（４）の関係があることがわかる。
１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ） （３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ） （４）
両辺それぞれを割り算し、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表わすと、式（５）、式（６）が得られる。
１００＝ｅｘｐ（ｑＶｂｅ１／ｋＴ−ｑＶｂｅ２／ｋＴ） （５）
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（１００） （６）
つまり、Ｑ１とＱ２のベース、エミッタ間電圧の差、ΔＶｂｅは、Ｑ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶｂｅが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ２、Ｒ３には、ΔＶｂｅ／Ｒ３の電流が流れる。
従って、抵抗Ｒ２の両端の電位差ＶＲ２は、式（７）で表わされる。
ＶＲ２＝ΔＶｂｅＲ２／Ｒ３ （７）
ＩＰの電位と、ＩＭの電位は、Ｖｂｅ１で等しいので、基準電圧Ｖｂｇｒの電位は式（８）で表わされる。
Ｖｂｇｒ＝Ｖｂｅ１＋ΔＶｂｅＲ２／Ｒ３ （８）
ｐｎ接合の順方向電圧Ｖｂｅ１は温度の上昇にともなって減少する負の温度依存性を持ち（式（１）：Ｖｂｅ＝Ｖｅｇ−ａＴ）、一方ΔＶｂｅは式（６）に示されるように温度に比例して大きくなる。適切に定数を選ぶことで、基準電圧Ｖｂｇｒの値が温度に依存しないように設計できる。そのときのＶｂｇｒの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となる。
このように、図１０の回路では、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能となっていた。
図１０のバンドギャップ回路では、上で説明したように、比較的単純な回路で、基準電圧を発生できる利点があったが、一方、次に説明するような欠点もあった。
図１１に、図１０のバンドギャップ回路の問題点を示す。
図１１において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタ（以下ｐｎｐＢＪＴと略す）を、Ｒ１、Ｒ２、Ｒ３は抵抗（その抵抗値もＲ１、Ｒ２、Ｒ３で示すものとする。）を、ＩＡＭＰ１は理想オペアンプ回路を、ＧＮＤはＧＮＤ端子を、Ｖｂｇｒは出力基準電位を、ＮＯＤＥ１、ＩＭ、ＩＰは内部のノードを、ＶＯＦＦはオペアンプのオフセット電圧を表わす等価電圧源を、ＩＩＭは理想オペアンプＩＡＭＰ１の−側の入力端子を、示している。抵抗に添えられた値は、抵抗値の例を、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を示す。
図１０のバンドギャップ回路の問題点を説明するために、図１０のＡＭＰ１を、図１１では、理想オペアンプＩＡＭＰ１と、等価オフセット電圧ＶＯＦＦで示した。基本的な動作は図１０の説明で述べたので、図１１では、オフセット電圧ＶＯＦＦが出力Ｖｂｇｒの電圧にどう影響するかを説明する。
ＣＭＯＳ回路で、バンドギャップ回路、とくに図１０のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図１０のＡＭＰ１の入力電位ＩＭとＩＰが等しい場合、ＡＭＰ１の出力電位は、（例えば）電源電圧の１／２程度の電位となる。しかし実際の集積回路では、アンプを構成する素子の特性が完全に一致することはないので、ＡＭＰ１の出力電位が、（例えば）電源電圧の１／２程度の電位となる電位は、それぞれのアンプによって異なり、そのときの入力電位の差電位はオフセット電圧と呼ばれる。典型的なオフセット電圧は±１０ｍＶ程度であることが知られている。
このような、現実のアンプの特性がバンドギャップ回路の出力電位に、どう影響するかを説明するために、図１１では、図１０のＡＭＰ１を、理想オペアンプＩＡＭＰ１と、等価オフセット電圧ＶＯＦＦで示している。理想オペアンプＩＡＭＰ１のオフセット電圧は０ｍＶとする。
図１０の理想的な回路では、ＩＭとＩＰの電位が一致した。一方、現実の回路では、仮想的な理想オペアンプ入力ＩＩＭとＩＰの電位が一致するので、ＩＭと、ＩＰの電位は、オフセット電圧ＶＯＦＦに相当する電位に相当する値分ずれる。簡単のために、理想状態で抵抗Ｒ３の両端に加わる電位差を式（９）で表わす。
ＶＲ３＝ΔＶｂｅ （９）
図１１の抵抗Ｒ３に加わる電位差ＶＲ３’は概略式（９’）で表わされる。（ＶＯＦＦはオフセット電圧ＶＯＦＦの値を示すものとする。）
ＶＲ３’＝ΔＶｂｅ＋ＶＯＦＦ （９’）
抵抗Ｒ２の両端の電位差ＶＲ２’は、式（１０）で表される。
ＶＲ２’＝（ΔＶｂｅ＋ＶＯＦＦ）Ｒ２／Ｒ３ （１０）
したがって、Ｖｂｇｒは式（１１）で表わされる。
Ｖｂｇｒ＝Ｖｂｅ１＋ＶＯＦＦ＋（ΔＶｂｅ＋ＶＯＦＦ）Ｒ２／Ｒ３ （１１）
図３のようにＲ２／Ｒ３＝５とすると、Ｖｂｇｒの値は、理想値にオフセット電圧を（約）６倍した値を加えた値となる。
図１０、図１１の回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、Ｑ１に対してＱ２の面積を１０倍に、さらに、Ｑ１に流れる電流をＱ２に流れる電流の１０倍とした例を示している。これにより例えばＲ３の両端の電位差は、式（１２）で表される。
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（１００）＝２６ｍＶ×４．６＝１２０ｍＶ （１２）
式（１２）に示されるように、電位差は１２０ｍＶと比較的大きな値とできる。これによりＶＯＦＦの影響を比較的小さく抑えることが可能だが、この場合でも、約６００ｍＶのＶｂｅにＰＴＡＴ電圧を加算して１２００ｍＶのバンドギャップ電圧を得るためには、式（１２）の値を５倍して、Ｖｂｅ１に加算しなければならない。このため、オフセット電圧ＶＯＦＦがある場合には（１＋５）＝６倍程度、ＶＯＦＦの影響が増幅されて、Ｖｂｇｒに影響する。（図１１中に示したＢＧＲ出力の式は、このオフセット電圧の影響を示している。）
つまり、図１０の回路は、比較的単純な回路構成で、バンドギャップ回路を構成できる利点をもってはいるが、オペアンプ回路のオフセット電圧により、達成される基準電圧Ｖｂｇｒの精度が制限されるという限界を持っている。
以上、図１０の回路を例に、バンドギャップ回路の出力電圧の精度を改善するためには、ＢＧＲ回路に使用するオペアンプのオフセット電圧を極力小さくすることが必要なことを説明した。前述のように、従来より、オフセット電圧をできるだけ小さくするためのレイアウトの工夫としてコモンセントロイドが知られている。
図１２はオペアンプ回路をトランジスタレベルで示している。
図１２において、ＰＭＡＣ１、ＰＭＡＣ２、ＰＭＡＣ３はカレントミラーを構成するＰＭＯＳトランジスタを、ＰＭＡＤ１、ＰＭＡＤ２は差動対を構成するＰＭＯＳトランジスタを、ＲＢ１はバイアス用の抵抗を、ＮＭＡＬ１、ＮＭＡＬ２は差動対の負荷を構成するＮＭＯＳトランジスタを、ＮＭＡＤ１はソース接地の増幅段を構成するＮＭＯＳトランジスタを、ＣＣ１は位相補償容量を、ＩＭＯＰ１は−側のオペアンプ入力を、ＩＰＯＰ１は＋側のオペアンプ入力を、ＮＤＤ１、ＮＤＤ２は差動対のドレインノードを、ＮＤＳ１は差動対の共通ソースノードを、ＶＤＤは例えば５Ｖ電源を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＯＵＴＯＰ１はオペアンプの出力を、それぞれ示している。
図１２の回路は一般的なオペアンプ回路なので、詳細な動作の説明は省略する。
図１２のオペアンプ回路の入力換算オフセットをできるだけ小さくするために、マッチングが必要な素子は、まず、ＰＭＯＳトランジスタＰＭＡＤ１とＰＭＡＤ２であることが知られている。ＮＭＯＳトランジスタＮＭＡＬ１とＮＭＡＬ２の素子特性も一致している必要がある。このようなマッチングが必要なトランジスタや素子のレイアウト手法として、前述のコモンセントロイド配置が知られている。
前述の図２は、図１２のＰＭＯＳトランジスタＰＭＡＤ１とＰＭＡＤ２をコモンセントロイド配置とする場合のレイアウト例を示している。コモンセントロイド配置については、図２で説明したので説明を省略する。
以上、レギュレータ回路の出力電圧精度にバンドギャップ回路の出力電圧が関係していること、このバンドギャップ回路の出力電圧精度が重要なこと、バンドギャップ電圧の精度をできるだけ高く保つためには、オペアンプのオフセット電圧を小さくする必要があること、そのための手法としてコモンセントロイド配置が知られていることを説明した。
オペアンプのオフセット電圧や、デジタル回路に影響する要因としてアンテナ効果が知られている。アンテナ効果とは、ＭＯＳトランジスタの製造時に、プラズマを使用したプロセス（製造工程）において、プラズマの電荷に起因して、ＭＯＳトランジスタのゲート酸化膜に、電気的ストレスが加わり、信頼性の問題や、ＭＯＳトランジスタの特性変動が引き起こされることを指している。ゲート酸化膜に接続された金属配線の加工時に、加工途中の金属配線が、電荷を集めて、ゲート酸化膜に損傷を与える可能性があることから、アンテナ効果と一般に呼ばれることが多い。
従来より、プラズマプロセスでの配線加工時に、アンテナ（ゲートに接続された金属配線）が集めた電荷により、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが変動し、不均一なアンテナ効果により、差動回路のオフセット電圧が増加することが指摘されている。
図１３は、アンテナ効果を説明する図である。図１３において、ＰＭＬ１、ＰＭＬ２はＰＭＯＳトランジスタを、ＮＭＬ１、ＮＭＬ２はＮＭＯＳトランジスタを、ＶＤＤは回路形成後に＋の電源となる端子を、ＧＮＤは回路形成後にＧＮＤとなる端子を、ＭＥＴＡＬ１は一層目金属配線を、ＭＥＴＡＬ２は二層目金属配線を、ＶＩＡ１はスルーホールを、ＩＰＬＳＭはプラズマ工程で流れる電流を、示している。
図１３のＭＥＴＡＬ１、ＭＥＴＡＬ２、ＶＩＡ１の表示方法は図２、図１２と同じであるので説明は省略する。
図１３の（Ａ）は、ＭＥＴＡＬ２のエッチング時（パターニング時）に流れる電流ＩＰＬＳＭを示している。ＭＥＴＡＬ２のエッチング時には、図１３の（Ａ）のような配線形状では、ＭＥＴＡＬ２がＶＩＡ１、ＭＥＴＡＬ１に接続されているので、ＰＭＬ１、ＮＭＬ１のドレイン接合に接続されている。従って、エッチング時に配線により集められた電荷は、例えば、ＰＭＬ１、ＮＭＬ１のドレインの接合のリーク電流により放電される経路が存在する。
一方、図１３の（Ｂ）は、ＭＥＴＡＬ２をエッチングする前の段階、ＭＥＴＡＬ１のエッチング時に流れる電流を示している。図１３の（Ｂ）のような配線構造では、ＭＥＴＡＬ１のエッチング時には、ＰＭＬ１、ＮＭＬ１のドレインに接続されるＭＥＴＡＬ１と、ＰＭＬ２、ＮＭＬ２のゲートに接続されるＭＥＴＡＬ１が異なる配線となる。このため、ＰＭＬ１、ＮＭＬ１のドレインに接続されるＭＥＴＡＬ１が集めた電荷は、図７の（Ａ）に示したのと同様の経路（ＰＭＬ１、ＮＭＬ１のドレイン）で放電される。しかし、ＰＭＬ２、ＮＭＬ２のゲートだけに接続されたＭＥＴＡＬ１が、ＭＥＴＡＬ１のエッチング時に集めた電荷は、放電経路がない。このため、プラズマ工程で集められた電荷は、ゲート酸化膜を通って流れるしかなく、トンネル電流となってＩＰＬＳＭが、ゲート酸化膜を流れる。この電流により、例えば、ＭＯＳトランジスタのＶｔｈの変化が引き起こされる。あるいは、ゲート酸化膜が損傷を受ける。
このような、配線加工時のゲート酸化膜の損傷を避けるために、従来より、アンテナダイオードと呼ばれる保護ダイオードが使用されている。
図１４は、この保護のためのダイオードの例を示している。図１４と図１３の違いはダイオードＤＩＯ１と、ＤＩＯ１の接続のためのＭＥＴＡＬ１の形状の違いだけなので、この部分を説明する。
図１４の（Ａ）は、図１３の（Ａ）と同じく、ＭＥＴＡＬ２の加工時に流れる電流を示している。図１３の（Ａ）でもＭＥＴＡＬ２の加工時には、加工しているメタルにドレイン接合が接続されているので、ゲート酸化膜に電流が流れることはなかった。図１４においても配線構造が図１３と同じなので、ＭＥＴＡＬ２の加工時にプラズマ工程で配線が集める電荷がゲート酸化膜の損傷の原因となることはない。図１３の（Ｂ）では、ＭＥＴＡＬ１の加工時にＭＥＴＡＬ１がゲート酸化膜だけに接続されているパターンが存在することにより、ＭＥＴＡＬ１加工時の電荷がゲート酸化膜に流れ、酸化膜の損傷の原因となることがあった。このような状況を回避するために、図１４の構造では、アンテナダイオードと呼ばれるダイオードＤＩＯ１がゲートに接続されるＭＥＴＡＬ１配線に接続されている。このような電流経路ＤＩＯ１を用意しておくことで、ゲートに接続されるＭＥＴＡＬ１の加工時に、ゲート酸化膜に電流が流れることを防ぐことができる。ＭＥＴＡＬ１が集めた電荷は、例えば、ＤＩＯ１のリーク電流となって、図１４の（Ｂ）のＩＰＬＳＭの経路で放電される。ＤＩＯ１は、配線の加工時には、電流放電経路として働くが、製造後の通常の動作時には、逆バイアスされているので、多少のリーク電流と、容量、面積の増加は招くが、動作には、ほとんど影響しないようになっている。
図１５は、このアンテナダイオードの平面構造の一例を、図１６は断面構造の一例を示している。図１５のＰＯＬＹＧ、ＮＲＥＧ１、ＰＲＥＧ１、ＣＯＮＴ１、ＭＥＴＡＬ１などの表示の方法は、図１の表示方法と同じなので重複する説明は省略する。図１５のＤＩＯ１はアンテナダイオードとなる部分を示している。図１５に示すように、ごく小さい面積のダイオードをゲート電極に接続されるＭＥＴＡＬ１に接続することでゲート酸化膜を保護できることが知られている。例えば、Ｐ型基板中に、Ｎ型の拡散領域ＮＲＥＧ１をおいて、メタル（ＭＥＴＡＬ１）に接続することで、逆バイアスされたダイオードを、ゲート電極に接続される配線に接続することができる。
図１６において、ＰＳＵＢはＰ型基板を、ＰＲＥＧ１はＰ型の拡散領域（Ｐ＋領域として示した）を、ＮＲＥＧ１はＮ型の拡散領域（Ｎ＋領域として示した）を、ＧＮＤはＧＮＤ端子となる部分を、ＭＥＴＡＬ１は一層目の金属配線を、ＭＥＴＡＬ２は２層目の金属配線を、示している。図１６に示すように、Ｐ型の基板ＰＳＵＢは、製造後の動作時には、ＧＮＤ電位となるので、ＰＳＵＢがＤＩＯ１のアノードとなり、ＮＲＥＧ１がカソードとなる。つまり、既に説明したように、逆バイアスされるので、回路の動作には影響しない。
図１４から図１６で説明したように、ゲート酸化膜の保護のために、アンテナダイオードを使用することで、デジタル回路用の微細ＭＯＳトランジスタの劣化や破壊を防いだり、アナログ回路部分のオフセット電圧の増加を防げることが知られていた。
以上説明した技術に基づいて、ここでは図１７に示すようなバンドギャップ回路を製造する。
図１７において、ＰＭＡＣ２、ＰＭＡＣ３は電流源を構成するＰＭＯＳトランジスタを、ＰＭＡＤ１、ＰＭＡＤ２は差動対を構成するＰＭＯＳトランジスタを、Ｒ１、Ｒ２、Ｒ３は抵抗を、ＮＭＡＬ１、ＮＭＡＬ２は差動対の負荷を構成するＮＭＯＳトランジスタを、ＮＭＡＤ１はソース接地の増幅段を構成するＮＭＯＳトランジスタを、ＣＣ１は位相補償容量を、ＩＭは−側のオペアンプ入力を、ＩＰは＋側のオペアンプ入力を、ＮＤＤ１、ＮＤＤ２は差動対のドレインノードを、ＮＤＳ１は差動対の共通ソースノードを、ＶＤＤは例えば5V電源を、ＧＮＤはＧＮＤ電位（０Ｖ）を、Ｖｂｇｒはバンドギャップ回路出力を、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタ（以下ｐｎｐＢＪＴと略す）を、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を、ＰＭＧＤ１とＰＭＧＤ２はアンテナダイオードとして働くトランジスタを、ＰＢ１はバイアス電位を、示している。（Ｒで始まる素子名は抵抗を、ＰＭで始まる素子名はＰＭＯＳトランジスタを、ＮＭで始まる素子名はＮＭＯＳトランジスタを、Ｃで始まる素子名は容量を、表わしているものとする。）
図１７で、図１０および図１２の回路に相当する素子、ノード部分には、同じ名称を与えて、対応関係がわかるように示している。
図１２で説明したように、オペアンプ回路の入力換算オフセットをできるだけ小さくするために、マッチングが必要な素子は、まず、ＰＭＯＳトランジスタＰＭＡＤ１とＰＭＡＤ２となる。ＮＭＯＳトランジスタＮＭＡＬ１とＮＭＡＬ２の素子特性も一致している必要がある。
図１８は、図１７のバンドギャップ回路のＰ型ＭＯＳトランジスタ対をなす２個のＰＭＯＳトランジスタＰＭＡＤ１とＰＭＡＤ２、およびアンテナダイオードをなす２個のＰＭＯＳトランジスタＰＭＧＤ１とＰＭＧＤ２の部分を、アナログ回路用セルアレイを用いて形成したレイアウト例を示す図である。図１８は、このレイアウト例を、ＭＥＴＡＬ１までの配線の例として示している。
図１８において、ＣＯＮＴ１はコンタクトを、ＰＲＥＧ１はＰ型の拡散領域を、ＭＥＴＡＬ１は１層目の金属配線を、ＰＯＬＹＧはＰｏｌｙ−Ｓｉゲート電極（ポリシリコンゲート電極）を、ＮＲＥＧ１はＮ型の拡散領域を、ＶＤＤは＋の電源となる領域を、ＰＭＡＤ１Ａ、ＰＭＡＤ１Ｂは、図１７のＰＭＡＤ１を分割配置したトランジスタを、ＰＭＡＤ２Ａ、ＰＭＡＤ２Ｂは図１７のＰＭＡＤ２を分割配置したトランジスタを、ＰＭＧＤ１、ＰＭＧＤ２はアンテナダイオードとして働くＰＭＯＳトランジスタを、示す。
図１８のＰＭＡＤ１ＡおよびＰＭＡＤ１Ｂは、図１７のＰＭＡＤ１を分割配置したトランジスタであり、ＰＭＡＤ２ＡおよびＰＭＡＤ２Ｂは図１７のＰＭＡＤ２を分割配置したトランジスタである。ＰＭＡＤ１ＡとＰＭＡＤ１Ｂ、ＰＭＡＤ２ＡとＰＭＡＤ２Ｂを対角に配置し、コモンセントロイド配置を実現している。
例えば、酸化膜厚さなどが製造時に場所によって、不均一となったとする。ＰＭＡＤ１は、左に配置されたＰＭＡＤ１Ａと、右に配置されたＰＭＡＤ１Ｂを並列接続している。一方、ＰＭＡＤ２も左に配置されたＰＭＡＤ２Ｂと、右に配置されたＰＭＡＤ２Ａを並列接続しているので、ＰＭＡＤ１とＰＭＡＤ２の関係では、左右の特性の違いが相殺される。同様に上下方向の特性のずれも相殺されることが明らかであろう。
また、前述のように、微細化のすすんだＭＯＳトランジスタの製造工程では、斜め方向からイオンを注入するような工程が採用されることがある。このような場合、例えば、Ｐｏｌｙ−Ｓｉゲート電極ＰＯＬＹＧの右側と左側で、ソース、ドレインの拡散層の高濃度領域とゲート電極のオーバーラップ幅が異なることが起こりえる。これは、ＰＯＬＹＧの右側と左側で、実効の寄生抵抗が異なる状況を生じさせ、ＰＯＬＧの右側拡散層をソース、左側拡散層をドレインとする場合と、ＰＯＬＧの左側拡散層をソース、右側拡散層をドレインとする場合で、ＭＯＳトランジスタの特性が異なる状況を生じる。このような製造工程の性質から、マッチングの必要なトランジスタ同士では、電流の流れる向きまで含めて、素子の形状、素子の使用法をそろえる必要がある。
ところが、レイアウト時の電流の向きは、回路結線を確認するＬＶＳと呼ばれるソフトウエアやＤＲＣと呼ばれるソフトウエアでは、確認することができない。なぜなら、ＭＯＳトランジスタの電流の流れる向きを知るためには、回路の動作を理解し、マッチングが必要な素子を認識するという複雑な回路の全体の理解が必要となるためである。このため、従来は、電流の向きまで含めた素子の配置の同一性の確認は人手に頼るのが一般的であった。図１８のレイアウトでは、図１８に示すようにドレインを共通とする２つのＭＯＳトランジスタを基本レイアウト単位として採用しているので、この問題が解決される。
図１８では、レイアウトの基本単位をドレインを共通とするゲート幅、ゲート長の等しい２つのＰＭＯＳトランジスタとしている。中央部分ＤＲＡＩＮ１をドレイン、左と右の電極をソースとしているので、基本セル単位内で、電流の向きが反対となる２つのトランジスタの並列接続が実現されている。これにより、図１８のように、ＰＭＡＤ１とＰＭＡＤ２のコモンセントロイド配置する場合に、それぞれのトランジスタの個々の電流の向きは考慮しなくてよい効果が得られる。なぜなら、ＰＭＡＤ１Ａ、ＰＭＡＤ１Ｂ、ＰＭＡＤ２Ａ、ＰＭＡＤ２Ｂそれぞれが、右向きの電流を流すとトランジスタと、左向きの電流を流すトランジスタの並列接続となっているので、電流の向きの違いによる特性のずれは相殺されるからである。
基本単位を電流の向きが反対となる２つのトランジスタの並列接続としておくことで、図１８の基本セルの構造を守っている限り、電流の向きを詳細に考慮したり、検証する必要がなくなる利点が得られる。つまり、電流の向きが異なることによる特性のずれを見落とす可能性をゼロとできる。
図１８で、４行、４列に配置された基本ＰＭＯＳトランジスタセルＰＭＯＳＣ２のアレイの周辺部分は従来のダミー素子と同様に機能する。つまり、規則的に繰り返されたトランジスタ配列の中央部分は、より、周辺部分の影響を受けず、加工の均一性が向上することが期待され、この部分に、マッチングの必要な素子を配置する。
図１８でも、ＰＭＡＤ１Ａ、ＰＭＡＤ２Ａ、ＰＭＡＤ１Ｂ、ＰＭＡＤ２Ｂを配列（アレイ）の中央部分に配置しているのは、このためである。
ゲート酸化膜を保護するアンテナダイオードを、仮にトランジスタアレイ部分の外に専用のアンテナダイオードを用意した場合、ＭＥＴＡＬ１配線での接続が困難になる問題がある。また、規則的に配置したトランジスタ配列に、形状の異なるダイオードを配置しようとすると、トランジスタ形状、分離領域の形状の均一性、同一性が保てなくなる。さらに、例えば、ＰＭＯＳ基本セル内部にダイオードを配置すると、レイアウト単位の同一性の問題は解決できるが、実際には使用しないダイオードを多数用意しておくことになり、占有面積の観点から不利となる。
そこで、本実施形態のレイアウトでは、アンテナダイオードとして、基本セルのトランジスタの、例えばドレイン電極を利用する。（ソース電極であってもよい。）
図１７の回路図に示すように、例えば、マッチングの必要なＰＭＯＳトランジスタのゲートを保護するために、ゲートをＶＤＤ電位としたＰＭＯＳトランジスタのドレイン電極をＭＥＴＡＬ１配線により、ＰＭＡＤ１、ＰＭＡＤ２のゲートに接続しておく。ＰＭＧＤ１、ＰＭＧＤ２のゲートとソースをＶＤＤとしておくことで、ＰＭＧＤ１、ＰＭＧＤ２はＯＦＦ状態となり、トランジスタとしては機能しない。このＰＭＧＤ１、ＰＭＧＤ２のドレイン接合をダイオードとして利用することで、トランジスタアレイの規則性、同一性を損なうことなくアンテナダイオードによるゲート酸化膜の保護が可能となる。図１８に示すように、ＰＭＯＳ基本セルとＰＭＯＳ基本セルの左右の辺は、ＭＥＴＡＬ１が配線できるように、配線チャネルを確保しておく。このような基本セル構造を採用しておくことで、コモンセントロイド配置したＰＭＯＳ基本セルのゲートをＭＥＴＡＬ１配線で接続し、さらに、アンテナダイオードとなるトランジスタのドレインとの接続が可能となる。
ＰＭＯＳアレイの中央部分にマッチングの必要なトランジスタを配置し、アンテナダイオードはアレイの端の部分を利用する。アンテナダイオードに特性の一致は必要ないためである。図１８の例ではアレイの一番上の行にＰＭＧＤ２を配置し、アレイの一番下の行にアンテナダイオードＰＭＧＤ１を配置する例を示した。２行目と３行目にＰＭＡＤ１とＰＭＡＤ２を配置しているので、縦方向にＭＥＴＡＬ１でアンテナダイオードと保護すべきゲートを接続する配線が必要となる。つまり、必然的に、縦方向のＭＥＴＡＬ１配線が利用可能な配置としてトランジスタアレイを構成する必要がある。図１８は、これを満たす構造の一例となっている。
素子分離領域の均一性、周期性を保つために、基本セル構造にＰＭＯＳのＮ型ＷＥＬＬに給電するＮ領域ＮＲＥＧ１を含めているので、基本セルの行と行の間にＷＥＬＬ給電領域が存在する。すべてのＮＲＥＧ１領域にＭＥＴＡＬ１でＶＤＤ電位を給電する必要はないが、原則として、ＮＲＥＧ１の部分はＭＥＴＡＬ１でＶＤＤ電位を給電（コンタクトＣＯＮＴ１で接続）することが望ましい。また、ゲートＰＯＬＹＧ部分には、ＰＯＬＹＧの接続のためのＭＥＴＡＬ１との接続部分が必要なので（図５のＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４）、回路を構成するためには横方向の配線可能領域がＮＲＥＧ１上の空間とは別に必要となる。
そこで、図１８のＮＲＥＧ１とゲートのコンタクト部分との隙間に、横方向にＭＥＴＡＬ１配線が可能な領域を確保している。この部分の配線領域をＭＥＴＡＬ１配線としているのは、縦方向配線をＭＥＴＡＬ２配線とするほうが、都合がいいためである。
図１９は、図１８に、ＭＥＴＡＬ２とＶＩＡ１を追加して表示した図となっている（一部ＭＥＴＡＬ１も追加されている）。図１８の構造で、各部のノードを接続したり、外部に引き出したりすることが可能なことを説明する図となっている。層が重なって分かりにくい部分は、図１８を参照しながら各部の接続の例を説明する。
図１９を用いて、ＭＥＴＡＬ２配線も含めてレイアウトの説明をすすめる。図１９において、ＭＥＴＡＬ２は２層目の金属配線を、ＶＩＡ１はスルーホールを、ＩＭ、ＩＰ、ＶＤＤ、ＮＤＳ１、ＮＤＤ１、ＮＤＤ２は、図１８の同じ名前の回路ノードに対応する部分を、示している。図１９において、ＰＶＩＡ１は黒く塗りつぶした正方形として示した。ＭＥＴＡＬ１は斜め（−）４５度の縞模様のハッチング図形として示した。ＭＥＴＡＬ２は水平垂直方向の縞模様のハッチング図形として示した。その他の層の表示方法は他の図と同じとなっている。
図１８で、ＰＭＧＤ２のドレインとＰＭＡＤ２Ａ、ＰＭＡＤ２ＢのゲートをＭＥＴＡＬ１で接続できることが分かる。同様にＰＭＡＤ１Ａ、ＰＭＡＤ１ＢのゲートとＰＭＧＤ１のドレインをＭＥＴＡＬ１で接続可能なことが分かる。図１９は、ＰＭＡＤ１、ＰＭＡＤ２のソース、ドレイン、ＰＭＧＤ１、ＰＭＧＤ２のゲート、ソースを配線する例を示している。
ＰＭＡＤ１Ａ、ＰＭＡＤ２Ａ、ＰＭＡＤ２Ｂ、ＰＭＡＤ１Ｂのソース電極は、共通のソースノードＮＤＳ１に接続されなければならない。これを実現するために、ソース電極上の縦方向ＭＥＴＡＬ２配線で、ＶＩＡ１を経由して、これら差動対のＰＭＯＳトランジスタのソースを共通ノードに接続する。トランジスタのソース、ドレインには、拡散層と配線を接続するためのコンタクトＣＯＮＴ１とＭＥＴＡＬ１が（図１８に示すように）必ず存在するので、これらの上部を縦方向に配線する配線層は必然的にＭＥＴＡＬ２となる。従って、ＰＭＡＤ１ＡとＰＭＡＤ２Ｂのソースを接続する２本のＭＥＴＡＬ２配線、ＰＭＡＤ２Ａ、ＰＭＡＤ１Ｂのソースを接続する２本のＭＥＴＡＬ２配線どうしを接続する配線は、ＭＥＴＡＬ１あるいは３層目の配線ＭＥＴＡＬ３となる。
図１９では、ＮＤＳ１として示した横方向ＭＥＴＡＬ１配線に、これらソース電極を引き出したＭＥＴＡＬ２をＶＩＡ１で接続する例が示されている。
図１８の説明で、横方向配線をＭＥＴＡＬ１とし、縦方向配線をＭＥＴＡＬ２配線とするほうが都合のいいことを述べたが、図１９のように縦方向にＭＥＴＡＬ２配線を使用するほうがＭＥＴＡＬ１を縦方向配線とするより縦方向配線の総数を確保できるからである。ソース、ドレイン部分にＭＥＴＡＬ１配線がすでに存在するので、縦方向配線にＭＥＴＡＬ１を使用しようとすると、トランジスタと隣接するトランジスタの間の領域しか使用できなくなる。これに対して、ＭＥＴＡＬ２配線を縦方向配線に使用すると、ドレイン、ソースの上部部分を縦方向配線チャネルとして利用できる利点が生まれる。
すでに説明したように、ＭＯＳトランジスタの電流チャネル上に配線がある場合と、ない場合で、トランジスタのしきい値電圧Ｖｔｈが変化する場合がある。これを避けるためには、図１９で、ＰＲＥＧ１とＰＯＬＹＧが重なった領域、トランジスタの反転層が形成されるチャネル上部には配線を置けない。図１９でも、トランジスタの電流チャネル部分にはいっさいの配線を配置していない。このことからも、縦方向にＭＥＴＡＬ２配線を使用して、ドレイン、ソースの上部を配線チャネルとして使用する利点が理解できる。
アレイの最上部のＭＥＴＡＬ１配線はＶＤＤとして図示している。Ｎ型ＷＥＬＬ領域の給電部分なので、この部分のＭＥＴＡＬ１はＶＤＤに接続される。また、アレイの行と行の間のＷＥＬＬ給電部分でＭＥＴＡＬ１配線が可能な部分もＶＤＤとなる。これらＭＥＴＡＬ１配線同士をＭＥＴＡＬ２で縦方向に接続することで、ＶＤＤを各部に給電できる。また電源構造もメッシュ状となり都合がいい。
図１８ではＰＭＧＤ２のゲート、ソースがＶＤＤに接続されていなかったが、アレイ周辺のＶＤＤ配線と、縦方向ＭＥＴＡＬ２配線、横方向ＭＥＴＡＬ１配線を利用して、図１９のＰＭＧＤ２のように配線可能となる。ＰＭＧＤ１もＰＭＧＤ２と同様の考え方で、ゲートとソースにＶＤＤを供給することが可能なことは図１９のＰＭＧＤ１部分を見れば明らかであろう。
ＮＤＤ１はＰＭＡＤ１Ａ、ＰＭＡＤ１Ｂのドレインに接続されなければならない。図１９ではＮＤＤ１は、ＭＥＴＡＬ２配線として示した。ＶＩＡ１と横方向ＭＥＴＡＬ１配線、縦方向ＭＥＴＡＬ２配線を使用して接続できる。図１８では、図を簡単にするために図示していないが、ＰＭＡＤ２Ｂのドレイン電極は、図１９では、ＭＥＴＡＬ１配線を使用してＭＥＴＡＬ２のＮＤＤ２に接続している。基本セルのゲートとＭＥＴＡＬ１の接続部分の間をＭＥＴＡＬ１配線が通過可能なサイズとしておくことで、図１９のような接続が可能となる。
トランジスタのゲート長Ｌはアナログ回路の場合１μｍから２μｍ程度と大きいので、図５のＰＭＯＳ基本セルＰＭＯＳＣ２のＧＡＴＥ１とＧＡＴＥ３、ＧＡＴＥ２とＧＡＴＥ４のＭＥＴＡＬ１の隙間にＭＥＴＡＬ１配線を通すことは十分可能である。
ＰＭＡＤ２Ｂのドレイン上にはＰＭＡＤ１Ａのドレイン配線のためのＭＥＴＡＬ２配線が通過しているので、ＰＭＡＤ２ＢはＭＥＴＡＬ１でドレインを引き出している。同様に、ＰＭＡＤ２Ａのドレイン電極の接続もゲートコンタクト部分のメタルの間を通るＭＥＴＡＬ１配線で引き出している。ＰＭＡＤ２Ａのドレイン上にはＰＭＡＤ１Ａのゲート電極とＰＭＡＤ１Ｂのゲート電極を引き出すためのＭＥＴＡＬ２配線ＩＭが通過しているためである。
ＭＥＴＡＬ２配線ＩＭ、ＩＰは、縦方向に、ＰＭＡＤ１、ＰＭＡＤ２のゲートに接続される。ＰＭＡＤ１、ＰＭＡＤ２のゲートは、ＰＭＧＤ１、ＰＭＧＤ２のドレインをアンテナダイオードとして保護しているので、これらのＭＥＴＡＬ１配線をＭＥＴＡＬ２配線に接続して外部にとりだすことができる。
図１９では、差動対ＰＭＡＤ１、ＰＭＡＤ２、これらのアンテナダイオードの接続だけを図示したが、図１９の考え方で、同様に任意の回路を構成できることはいうまでもない。図１８、図１９に示したような基本セルの構造と配線チャネルの考え方で、コモンセントロイド配置を実現できる。図で使用していないトランジスタは未配線のまま図示しているが、これらの素子を回路素子として使用してよいこと、アレイの列数も図示の都合で４列としたが、任意の列数でかまわないこと、行数も４行としたが、アレイの中心部分を使用するための最低限の行数で、より大きい行数でもかまわないこと、周辺部分のトランジスタを未使用のトランジスタとする場合には、ゲート、ドレイン、ソースなどを簡単に電源電位に固定できることはいうまでもない。ＷＥＬＬ給電部分のコンタクト、ＭＥＴＡＬ１配線も完全には図示していないが、必要に応じて、配線が可能な範囲でＶＤＤ電位を給電すればよい。
以上、図１７のバンドギャップ回路のオペアンプのＰＭＯＳトランジスタＰＭＡＤ１とＰＭＡＤ２を、ＰＭＯＳアレイＡＲＹＰ１を利用して実現する例を説明した。オペアンプ回路のＮＭＯＳトランジスタＮＭＡＬ１とＮＭＡＬ２も、同様にＮＭＯＳアレイＡＲＹＮ１を利用して実現することが可能である。
図２０は、ＮＭＯＳアレイＡＲＹＮ１におけるＮＭＯＳアレイの配置、接続例をＭＥＴＡＬ２配線までを図示して示している。図２１は、図２０のＭＥＴＡＬ２部分を取り除いてＭＥＴＡＬ１までを示している。これらの図を用いて、ＰＭＯＳを例に説明した発明の考え方でＮＭＯＳ回路部分も構成できることを説明する。
図１７のバンドギャップ回路のオペアンプのオフセット電圧をできる限り小さくするためには、ＮＭＡＬ１とＮＭＡＬ２の特性がそろっている必要がある。ＮＭＡＤ１とＮＭＡＬ１、ＮＭＡＬ２の特性も一致していることが望ましいが、図が複雑になるので、ここでは、ＮＭＡＬ１とＮＭＡＬ２をコモンセントロイド配置とする例を図２０、図２１を用いて説明する。
図２０、図２１のレイアウト層の表現方法はこれまで説明した図と同じとなっている。ＮＭＯＳトランジスタ部分なので、ソース、ドレイン部分を形成するのがＮＲＥＧ１であること、ＰＭＯＳアレイではＮＲＥＧ１で形成されていたＷＥＬＬ給電部分がＰ基板の給電部分ＰＲＥＧ１となっていること以外、ＰＭＯＳアレイと同様に作られている。
図２０において、ＮＤＤ１、ＮＤＤ２は、図１７の回路ノードＮＤＤ1、ＮＤＤ２に対応する配線を示している。ＮＭＡｌ１とＮＭＡＬ２を分割し、ＮＭＡＬ１Ａ、ＮＭＡＬ１ＢとＮＭＡＬ２Ａ、ＮＭＡＬ２Ｂとし、コモンセントロイド配置としている。ＮＭＡＬ１はゲートとドレインが同じノードとなるので、図２１に示すように、ゲート部分のコンタクト部分のＭＥＴＡＬ１とドレイン部分のＭＥＴＡＬ１が接続されている。
図２０に示すように、ＭＥＴＡＬ２配線ＮＤＤ１をＶＩＡ１によりＮＭＡＬ１Ａのドレインに接続し、ＮＭＡＬ２Ｂのゲート部分のＭＥＴＡＬ１とＮＤＤ１をＶＩＡ１で接続することで、例えば、ＮＤＤ１を接続、配線することが可能である。ＮＤＤ２についても同様に、縦方向のＭＥＴＡＬ２配線をＶＩＡ１でドレインに接続することで、ＮＭＡＬ２Ａと接続可能となる。ＮＭＡＬ２Ｂのドレイン上には、図２０の場合、例えば、ＮＤＤ１のＭＥＴＡＬ２配線があるので、ＭＥＴＡＬ１配線でドレインを引き出しＮＤＤ２に接続すればよい。ＧＮＤ配線は、ＰＲＥＧ１に給電するＭＥＴＡＬ１配線、縦方向のＭＥＴＡＬ２配線を使用して、ソース電極に接続すればよい。
図２０、図２１に示すように、この場合、ＮＭＯＳのソース電位はＧＮＤなので、ＰＭＯＳの差動回路部分より、配線がより単純になる。ＰＭＯＳ差動回路部分では、ソース電位がＶＤＤではないので、ＮＤＳ１配線のための配線が必要となるが、ＮＭＡＬ１、ＮＭＡＬ２ではＮＭＯＳトランジスタのソースはＰ型基板給電部分と同電位でよく、必要な信号配線総数が少なくてすむ。つまり、図１８のようなソース電位が電源電位ではない回路部分がレイアウト可能であれば、実用上十分な回路が、発明の考え方で配線可能、実現可能となる。
図２２は、図８と同様にＮＭＯＳトランジスタ部分の配線可能領域に、仮想的に配線を配置して示した図となっている。ＰＭＯＳの場合と拡散層の極性が逆になっていることを除いて、同様に配線可能なこと、ＮＭＯＳトランジスタにおいても、電流チャネル上部を避けて配線チャネルを配置できることがわかる。
次に、基本セルの繰り返し構造の他の例を図２３から図２８を用いて説明する。
図２３はＰＭＯＳアレイの基本構造の他の例を示している。層の表示の方法は図５と同じとなっている。図５では、基本セルとしてセルの上下でＮ型ＷＥＬＬに給電するためのＮＲＥＧ１を配置した構造を示した。図２３では、セルの上下に加えて、セルの左右にもＷＥＬＬ給電部分を追加した構造となっている。ＷＥＬＬ給電部分も含めて繰り返し構造を実現する必要があることを、図５では説明した。アレイの左右の端でＷＥＬＬに電位を供給するためのＮＲＥＧ１を基本セル構造に取り込むことで、列数が少ない場合でもアレイ端部の影響を軽減できる。
セルの左右にもＷＥＬＬ給電部分を設ける構造は、ＮＭＯＳ基本セルの繰り返し構造にも適用可能である。
図２４は、図６の基本セル内部で、２つのＰＭＯＳトランジスタのゲート同士をＰＯＬＹＧで直接接続した構造に、セルの左右にもＷＥＬＬ給電部分を設ける構造を適用した場合の基本構造を示す。図１８のＰＭＧＤ１にみられるように、ゲートとＭＥＴＡＬ１のコンタクト部分の間を、ＭＥＴＡＬ１の配線を通過させて信号を引き出すような場合には、図２４のセル構造のほうが、配線しやすくなる。図２４の構造は、当然ＮＭＯＳ基本セルにも適用可能である。
ＰＭＯＳアレイの基本構造とＮＭＯＳアレイの基本構造は同じ例を説明してきたが、これら可能な構造を組み合わせて使用し得ることはいうまでもないであろう。
図２５は、図８で示したＰＭＯＳアレイのＭＥＴＡＬ２までの配線チャネルの考え方を、３層目の配線ＭＥＴＡＬ３に適用した一例となっている。図２５で、ＭＥＴＡＬ３は３層目金属配線の層を示している。図２５では、ＭＥＴＡＬ３はＰＯＬＹＧとは逆の傾きの斜めハッチングかつ、矩形の外側が２点鎖線の図形として表示した。
原則として、横方向配線にＭＥＴＡＬ１を割り当て、縦方向配線をＭＥＡＴＬ２とすることが配線の容易さの観点から望ましいことを説明してきた。このため、ＭＥＴＡＬ３はＭＥＴＡＬ２と直交する横方向配線とすることが自然となる。図２５は、ＭＥＴＡＬ１配線の上部をＭＥＡＴＬ３配線とする場合となっている。実際の回路の配線ではなく、可能な配線として図示している。
図２６は、ＭＥＴＡＬ３配線の他の例となっている。ＭＥＴＡＬ１はゲートとＭＥＴＡＬ１のコンタクトのために、ＰＯＬＹＧの端部にすでに存在する。このため、ＰＯＬＹＧの端部はＭＥＴＡＬ１の信号配線チャネルとしては使用できないが、ＭＥＴＡＬ３配線では、このＰＯＬＹＧの端の部分も含めて、配線チャネルとすることも可能である。トランジスタの反転層が形成される部分の上部を配線領域としないことは、同様である。
図２７は、図８で示したＰＭＯＳアレイの４層目金属配線ＭＥＴＡＬ４の配線チャネルの考え方を示している。図２７で、ＭＥＴＡＬ４はＭＥＴＡＬ２と同様の水平垂直方向の縞模様ハッチングに加えて、外周を２点鎖線として図示した。
ＭＥＴＡＬ２と同様の考え方で、図２７のＭＥＴＡＬ４の配線チャネルを配置してよい。電流チャネル上部には、配線領域を置かない。
図２８はバイアス回路の例を示している。このようなバイアス回路も本発明のレイアウト方法で配置できる例を、以下示す。
図２８において、ＰＭＢＣ１、ＰＭＢＣ２、ＰＭＢＣ３はバイアス回路を構成するＰＭＯＳトランジスタを、ＮＭＢＣ１、ＮＭＢＣ２、ＮＭＢＣ３はバイアス回路を構成するＮＭＯＳトランジスタを、ＲＢ２は抵抗を、ＰＭＡＣ２、ＰＭＡＣ３は例えば、図１２のＰＭＯＳトランジスタを、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、ＥＮはイネーブル信号をＥＮＸはＬで回路が動作状態となるＥＮと逆相のイネーブル信号を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＮＤＳ１、Ｖｂｇｒは図１２の同名のノードを、ＮＤＮＳ１はＮＭＢＣ２のソースのノードを、示す。
図２９は、図２８のバイアス回路のＰＭＯＳ部分のレイアウトの一例を示している。レイアウトの層の表現方法は他の図にそろえた。また対応する回路ノード名も一部示している。図２９ではＭＥＴＡＬ２配線までを図示し、図３０ではＭＥＴＡＬ１だけを示した。
これら図２９、図３０を用いて、図３３のバイアス回路のレイアウト例の説明をすすめる。
図２８でマッチングが必要となるトランジスタ対はＰＭＢＣ１とＰＭＢＣ２となるＰＭＡＣ２、ＰＭＡＣ３もこれらと同じ特性であることが望ましい。
図２９では、ＰＭＢＣ１をＰＭＢＣ１ＡとＰＭＢＣ１Ｂに分割し、ＰＭＢＣ２をＰＭＢＣ２ＡとＰＭＢＣ２Ｂに分割し、コモンセントロイド配置としている。同様にＰＭＡＣ２とＰＭＡＣ３も分割し、コモンセントロイド配置とするレイアウト例となっている。図３０に見られるように、これら８つのトランジスタはゲート電位が共通なので、それぞれの行でＭＥＴＡＬ１配線でゲートを横方向に接続できる。また、これらのゲート電極はＰＭＢＣ２のドレインにも接続されるので、図３０に示すように、ＰＭＢＣ２Ａのドレインとゲート電極がＭＥＴＡＬ１で接続され、ＰＭＢＣ２ＢのドレインとゲートがＭＥＴＡＬ１で接続されている。
図３０から分かるように、これら８つのトランジスタのゲートはＭＥＡＴＬ１でドレインに接続されているので、ＰＭＢＣ２のドレインがアンテナダイオードとして働く。コモンセントロイド配置された分割されたＰＭＢＣ２、ＰＭＢＣ１、ＰＭＡＣ２、ＰＭＡＣ３のドレイン電極どうしを、縦方向ＭＥＴＡＬ２配線と、横方向ＭＥＴＡＬ１配線を利用して相互に接続していけば、回路接続が完成する。また、これらトランジスタのソース電位はＶＤＤなので縦方向のＭＥＴＡＬ２配線を利用してソースにＶＤＤを供給していけばよい。
このような基本的な考え方にもとづいて、配線したのが図２９となっている。異なる信号線が上部にある場合のドレイン電極の引き出しはゲートコンタクト部分の間からＭＥＴＡＬ１で信号を引き出している。ＰＭＢＣ１Ｂのドレイン電極の引き出し、ＰＭＡＣ３Ｂのドレイン電極の引き出しが、このような方法によっている。ＮＤＳ１やＶｂｇｒを横方向配線に接続することで、例えば、図１９のＮＤＳ１に接続可能となりＰＭＯＳ差動回路が完成する。Ｖｂｇｒ配線に関連する回路部分は説明していないが、縦方向配線、横方向配線を使用して所望の位置まで、配線を引きだすことが可能である。ドレインの配線、ＮＤＳ１、Ｖｂｇｒはアンテナ効果を心配する必要がないので、図２９、図１９のような構成が効果的である。
ＰＭＣＢ３はＰＢ１をＶＤＤ電位とするためのパワーダウン制御のための素子となっている。ＰＢ１配線をドレインに接続し、ソースをＶＤＤとし、ゲートをＥＮとすることで、図２８の回路接続を実現することができる。パワーダウンに関する制御用の素子は特性の一致の必要がないので、図２９、図３０に示すように、アレイの最上段に配置している。このように、マッチングの必要ない素子、マッチングの優先度の低い素子を周辺に配置し、中心部分に最もマッチングが必要な素子を配置していくことで、アレイの周辺部分を無駄にすることなく、アレイの中心部分に対してはダミーとしての効果を発揮させることが可能となる。
図２９、図３０では、図２８のバイアス回路のＰＭＯＳ部分を例に、レイアウトの実現例を示したが、図１９、図２９と同様の考え方で、バイアス回路のＮＭＯＳ部分も容易にレイアウト可能なことはいうまでもない。
以上説明してきた、回路構成、レイアウトによりオペアンプのオフセット電圧をより小さくすることが可能となる。これによりバンドギャップ回路の出力電圧精度の改善が期待できる。さらには、バンドギャップ回路を使用したレギュレータ回路の出力電圧精度も向上する。
以上、実施形態を説明したが、開示の技術は、記載した実施形態に限定されるものでなく、各種の変形例が可能であることは、当業者には容易に理解されることである。
図１は、従来のデジタル回路用ゲートアレイの構成と配線例を示す図である。 図２は、オペアンプ回路のトランジスタ対をコモンセントロイド配置したレイアウト例を示す図である。 図３は、実施形態のアナログ回路用セルアレイにおけるＰＭＯＳ基本セルおよびＮＭＯＳ基本セルの配列例を示す図である。 図４は、実施形態のアナログ回路用セルアレイにおけるＰＭＯＳ基本セルのゲートポリシリコンと拡散層の配置例を示す図である。 図５は、実施形態のアナログ回路用セルアレイにおけるＰＭＯＳ基本セルの構造例を示す図である。 図６は、実施形態のアナログ回路用セルアレイにおけるＰＭＯＳ基本セルの構造の変形例を示す図である。 図７は、実施形態のアナログ回路用セルアレイにおける各ＰＭＯＳ基本セルの配線領域を説明する図である。 図８は、実施形態のアナログ回路用セルアレイにおける配線領域を説明する図である。 図９は、実施形態に関係するレギュレータ回路の回路例を示す図である。 図１０は、レギュレータ回路内のバンドギャップ回路（ＢＧＲ回路）の回路例を示す図である。 図１１は、バンドギャップ回路（ＢＧＲ回路）のオフセット電圧と出力電圧の関係を説明する図である。 図１２は、バンドギャップ回路（ＢＧＲ回路）内のオペアンプ回路の回路例を示す図である。 図１３は、アンテナ効果を説明する図である。 図１４は、アンテナ効果を防ぐためのアンテナダイオードの例を示す図である。 図１５は、アンテナダイオードのレイアウトの従来例を示す図である。 図１６は、アンテナダイオードの断面構造の一例を示す図である。 図１７は、実施形態のアナログ回路用セルアレイを使用して実現するオペアンプ回路とアンテナダイオードの回路を示す図である。 図１８は、コモンセントロイド配置した図１７のオペアンプ回路のＰ型トランジスタ対とアンテナダイオードを、実施形態のアナログ回路用セルアレイを使用して実現するレイアウト例を、一層目金属配線まで示した図である。 図１９は、コモンセントロイド配置した図１７のオペアンプ回路のＰ型トランジスタ対とアンテナダイオードを、実施形態のアナログ回路用セルアレイを使用して実現するレイアウト例を、二層目金属配線まで示した図である。 図２０は、コモンセントロイド配置した図１７のオペアンプ回路のＮ型トランジスタ対を、実施形態のアナログ回路用セルアレイを使用して実現するレイアウト例を、二層目金属配線まで示した図である。 図２１は、コモンセントロイド配置した図１７のオペアンプ回路のＮ型トランジスタ対を、実施形態のアナログ回路用セルアレイを使用して実現するレイアウト例を、一層目金属配線まで示した図である。 図２２は、実施形態のアナログ回路用ＮＭＯＳセルアレイの配線チャネルを説明する図である。 図２３は、実施形態のアナログ回路用セルアレイのＰＭＯＳ基本セル構造の変形例を示したである。 図２４は、実施形態のアナログ回路用セルアレイのＰＭＯＳ基本セル構造の変形例を示したである。 図２５は、実施形態のアナログ回路用ＰＭＯＳセルアレイの３層目の配線チャネルを説明する図である。 図２６は、実施形態のアナログ回路用ＰＭＯＳセルアレイの３層目の配線チャネルを説明する図である。 図２７は、実施形態のアナログ回路用ＰＭＯＳセルアレイの４層目の配線チャネルを説明する図である。 図２８は、実施形態のアナログ回路用セルアレイで実現するバイアス回路の例を示した図である。 図２９は、バイアス回路のＰＭＯＳ部分のレイアウト例を、二層目配線まで示した図である。 図３０は、バイアス回路のＰＭＯＳ部分のレイアウト例を、一層目配線まで示した図である。
符号の説明
ＰＭＯＳＣ２ ＰＭＯＳ基本セル
ＮＭＯＳＣ２ ＮＭＯＳ基本セル
ＡＲＹＰ１ ＰＭＯＳアレイ
ＡＲＹＮ１ ＮＭＯＳアレイ
ＰＲＥＧ１ Ｐ型拡散領域
ＮＲＥＧ１ Ｎ型拡散領域
ＰＯＬＹＧ ゲート電極
ＤＲＡＩＮ１ （共通）ドレイン
ＳＯＵＲＣＥ１ 第１ソース
ＳＯＵＲＣＥ２ 第２ソース
ＧＡＴＥ１−ＧＡＴＥ４ ゲートコンタクト
ＣＯＮＴ１ コンタクト

Claims (10)

  1. 複数のトランジスタセルが、アレイ状に配置されたアナログ回路用セルアレイであって、
    各トランジスタセルは、
    隣接して順に配置された第１ソース領域、第１チャネル領域、共通のドレイン領域、第２チャネル領域および第２ソース領域と、
    前記第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極および第２ゲート電極と、を備え、
    前記第１ゲート電極と前記第２ゲート電極は接続して使用され、
    前記第１ソース領域と前記第２ソース領域は接続して使用されることを特徴とするアナログ回路用セルアレイ。
  2. 各トランジスタセルは、前記第１ゲート電極と前記第２ゲート電極を接続する接続電極を備える請求項１に記載のアナログ回路用セルアレイ。
  3. 各トランジスタセルの前記第１ゲート電極および前記第２ゲート電極は、それぞれ前記第１チャネル領域および前記第２チャネル領域の外側に伸び、外側の部分に配線コンタクトを備える請求項１または２に記載のアナログ回路用セルアレイ。
  4. 各トランジスタセルの境界部分に設けられ、各トランジスタセルのウェルに給電するための拡散領域を備える請求項１から３のいずれか１項に記載のアナログ回路用セルアレイ。
  5. 使用されるトランジスタセルの前記第１チャネル領域および前記第２チャネル領域上には、金属配線が配置されない請求項１から４のいずれか１項に記載のアナログ回路用セルアレイ。
  6. 前記複数のトランジスタセルは、ＰＭＯＳトランジスタセルと、ＮＭＯＳトランジスタセルと、を備える請求項１から５のいずれか１項に記載のアナログ回路用セルアレイ。
  7. 同種のトランジスタセルが、４行ずつ、４列以上連続して配置されている請求項６に記載のアナログ回路用セルアレイ。
  8. 請求項１から６のいずれか１項に記載のアナログ回路用セルアレイを有するアナログ集積回路。
  9. 請求項７に記載のアナログ回路用セルアレイを有するアナログ集積回路であって、
    ４行ずつ、４列以上連続して配置された同種のトランジスタセルの中心部分の２×２個のトランジスタセルを使用したコモンセントロイド配置のトランジスタ対を備えるアナログ集積回路。
  10. 前記中心部分以外のトランジスタセルをダイオード接続したトランジスタセルであって、前記コモンセントロイド配置の各対の２個のトランジスタセルの前記第１ゲート電極と前記第２ゲート電極に接続されるトランジスタセルを備える請求項９に記載のアナログ集積回路。
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