JPH01202857A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01202857A JPH01202857A JP63027194A JP2719488A JPH01202857A JP H01202857 A JPH01202857 A JP H01202857A JP 63027194 A JP63027194 A JP 63027194A JP 2719488 A JP2719488 A JP 2719488A JP H01202857 A JPH01202857 A JP H01202857A
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- JP
- Japan
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- transistor
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- resistance
- resistor
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一つの半導体基板内に相補型ＭＯＳトランジ
スタが形成された半導体装置に関する。
スタが形成された半導体装置に関する。
相補型ＭＯ３（以下ＣＭＯ３））ランジスタは、第２図
に示すようにｐチャネルＭＯ３）ランジスタ１１とｎチ
ャネルＭＯ３）ランジスタ１２を直列接続し交互にオン
、オフされる構成で、消費電力が少ない、動作温度範囲
が広い、ｐｉ音余裕が大きい長所がある。第３図は、第
２図の等価回路図に示した従来から用いられている第２
図の入力保護抵抗１３を含む０ＭＯ３）ランジスタの断
面図である。
に示すようにｐチャネルＭＯ３）ランジスタ１１とｎチ
ャネルＭＯ３）ランジスタ１２を直列接続し交互にオン
、オフされる構成で、消費電力が少ない、動作温度範囲
が広い、ｐｉ音余裕が大きい長所がある。第３図は、第
２図の等価回路図に示した従来から用いられている第２
図の入力保護抵抗１３を含む０ＭＯ３）ランジスタの断
面図である。
ｎ形基板１に設けられたＰ０拡散層からなるソース／ド
レイン領域２の上にゲート絶縁膜３を介してゲート電極
４を備えたｐチャネルＭＯ３）ランジスタ１１． １）
ウェル５１の中に設けられたｎ′″拡散層からなるソー
ス／ドレイン領域６の上にゲート絶縁膜３を介してゲー
ト電極４を備えたれチャネルＭＯ３）ランジスタ１２を
有し、保護抵抗１３（第３図ではＲｓで示す）はｐ０拡
散層２１により形成されてい１１Ｍ電極７により入力端
子とゲート電極４の間に接続されている。ダイオード１
４は９層２１とｎ形基板ｌの間に形成され、ｎ０層６１
を介してＶｉｌｅ端子と接続されている。ダイオード１
５はｐウェル５２の中にあってゲート電極４に接続され
るｎ０層６２により形成され、ｐ′″層２２によりＶ。
レイン領域２の上にゲート絶縁膜３を介してゲート電極
４を備えたｐチャネルＭＯ３）ランジスタ１１． １）
ウェル５１の中に設けられたｎ′″拡散層からなるソー
ス／ドレイン領域６の上にゲート絶縁膜３を介してゲー
ト電極４を備えたれチャネルＭＯ３）ランジスタ１２を
有し、保護抵抗１３（第３図ではＲｓで示す）はｐ０拡
散層２１により形成されてい１１Ｍ電極７により入力端
子とゲート電極４の間に接続されている。ダイオード１
４は９層２１とｎ形基板ｌの間に形成され、ｎ０層６１
を介してＶｉｌｅ端子と接続されている。ダイオード１
５はｐウェル５２の中にあってゲート電極４に接続され
るｎ０層６２により形成され、ｐ′″層２２によりＶ。
端第３図に示した半導体装置には、第４図に示すような
等価回路を形成する寄生素子が生ずる。すなわち、ｎ基
板１とｐウェル５２および９９層２１よりなるＰＮＰ
）ランジスタＱ＋＋ｐウェル５２とｎ基板１およびｎ９
層６２からなるＮＰＮ ）ランジスタＱ、、ｎ基板１と
ｐチャネルＭＯ３）ランジスタのｐソース領域２および
ｐウェル５２からなるＰＮＰトランジスタＱｓが生じ、
基板１内には抵抗Ｒ１１ｐウ工ル層には抵抗Ｒ１，ｐ’
″層２１には抵抗Ｒ１（抵抗１３）および９０層２２に
は抵抗Ｒ４が存在する。この半導体装置の入力端子に負
の電位を印加すると、ＶＳＳ→Ｒ４→Ｑ８→Ｒ８→ＩＮ
径路に電流が流れる。この過渡電流によりトランジスタ
Ｑ。
等価回路を形成する寄生素子が生ずる。すなわち、ｎ基
板１とｐウェル５２および９９層２１よりなるＰＮＰ
）ランジスタＱ＋＋ｐウェル５２とｎ基板１およびｎ９
層６２からなるＮＰＮ ）ランジスタＱ、、ｎ基板１と
ｐチャネルＭＯ３）ランジスタのｐソース領域２および
ｐウェル５２からなるＰＮＰトランジスタＱｓが生じ、
基板１内には抵抗Ｒ１１ｐウ工ル層には抵抗Ｒ１，ｐ’
″層２１には抵抗Ｒ１（抵抗１３）および９０層２２に
は抵抗Ｒ４が存在する。この半導体装置の入力端子に負
の電位を印加すると、ＶＳＳ→Ｒ４→Ｑ８→Ｒ８→ＩＮ
径路に電流が流れる。この過渡電流によりトランジスタ
Ｑ。
がオンし、Ｖ ａｍ ＝ ＲＩ＝ Ｑ ＊ −Ｒｓ −
Ｉ Ｎ径路に電流が流れ、Ｒ１に電位降下が生じる。こ
の電位降下がトランジスタＱ３のベース・エミッタ電圧
ｖ０をこえるとＱ、もオンする。この結果Ｖ□→Ｑ。
Ｉ Ｎ径路に電流が流れ、Ｒ１に電位降下が生じる。こ
の電位降下がトランジスタＱ３のベース・エミッタ電圧
ｖ０をこえるとＱ、もオンする。この結果Ｖ□→Ｑ。
→Ｒ８→Ｒ４→ＶＳＳ径路にコレクタ電流が流れる。
このような状態で入力のマイナス電圧が切れて入力電位
がＯｖでもＲ４に電位降下が生じ、この電位降下によっ
て、Ｑ３を継続的にオンする。したがって、■、端子か
らＶ。端子へと電流が流れ読けるランチアップ現象が起
こる。一般にＱ８のｈｆｌｌは大きいため容易にオンす
る。このため入力端子に関してはマイナス電位のサージ
に弱い、Ｑ８をオンさせないようにＲ８の抵抗を大きく
することは可能であるが、入力時定数が大きくなり、入
力周波数が限定されるという問題点があった。
がＯｖでもＲ４に電位降下が生じ、この電位降下によっ
て、Ｑ３を継続的にオンする。したがって、■、端子か
らＶ。端子へと電流が流れ読けるランチアップ現象が起
こる。一般にＱ８のｈｆｌｌは大きいため容易にオンす
る。このため入力端子に関してはマイナス電位のサージ
に弱い、Ｑ８をオンさせないようにＲ８の抵抗を大きく
することは可能であるが、入力時定数が大きくなり、入
力周波数が限定されるという問題点があった。
本発明の課題は、０ＭＯ３）ランジスタのゲートに接続
される入力保護抵抗を増大させずにサージ電圧に対する
ラッチアップ耐量の向上した半導上記の課題を解決する
ために、本発明は、０ＭＯ３）ランジスタとそのゲート
および入力端子間に接続される保護抵抗が同一半導体基
板に形成されるものにおいて、保護抵抗が基板内に形成
され表面不純物濃度を所定の値以下にした基板と逆導電
形の拡散層よりなるものとする。
される入力保護抵抗を増大させずにサージ電圧に対する
ラッチアップ耐量の向上した半導上記の課題を解決する
ために、本発明は、０ＭＯ３）ランジスタとそのゲート
および入力端子間に接続される保護抵抗が同一半導体基
板に形成されるものにおいて、保護抵抗が基板内に形成
され表面不純物濃度を所定の値以下にした基板と逆導電
形の拡散層よりなるものとする。
入力保護抵抗を低濃度拡散抵抗とすることにより、高電
圧での電流制限が起こり、寄生トランジスタがオンしな
いためラッチアンプは起こらない。
圧での電流制限が起こり、寄生トランジスタがオンしな
いためラッチアンプは起こらない。
第１図は本発明の一実施例の第３図に対応する断面を示
し、第３図と共通の部分には同一の符号が付されている
０両図を比較すれば明らかなように０ＭＯ３）ランジス
タを構成するｐチャネルＭＯＳトランジスタ１１とｎチ
ャネル間Ｏ３）ランジスタ１２のゲート４とＩＮ端子の
間に接続される保護抵抗Ｒ８（第２図の抵抗１３）に、
ｎチャネル間Ｏ３）ランジスタに用いるｐウェル５１お
よび第２図のダイオード１５を形成するためのｐウェル
５２と同時に形成できる低濃度拡散層５３を用いている
。
し、第３図と共通の部分には同一の符号が付されている
０両図を比較すれば明らかなように０ＭＯ３）ランジス
タを構成するｐチャネルＭＯＳトランジスタ１１とｎチ
ャネル間Ｏ３）ランジスタ１２のゲート４とＩＮ端子の
間に接続される保護抵抗Ｒ８（第２図の抵抗１３）に、
ｎチャネル間Ｏ３）ランジスタに用いるｐウェル５１お
よび第２図のダイオード１５を形成するためのｐウェル
５２と同時に形成できる低濃度拡散層５３を用いている
。
第５図は表面不純物濃度ｌＸｌ０Ｉ？原子／−以下の低
濃度拡散抵抗の電流、電圧曲線を示し、各線に付記され
ている表面不純物濃度に対応して拡散層の長さと幅の比
を変え、実使用電圧での抵抗値が３にΩになるように形
成した。第５図より明らかなように、低濃度不純物抵抗
は高電圧での電流制限効果があり、また不純物濃度が低
いほど、より低電圧から電流制限効果が出る。
濃度拡散抵抗の電流、電圧曲線を示し、各線に付記され
ている表面不純物濃度に対応して拡散層の長さと幅の比
を変え、実使用電圧での抵抗値が３にΩになるように形
成した。第５図より明らかなように、低濃度不純物抵抗
は高電圧での電流制限効果があり、また不純物濃度が低
いほど、より低電圧から電流制限効果が出る。
例えば入力抵抗１３（Ｒｓ）がない場合のランチアップ
電流が１６１Ａとすると、第５図から分かるように、５
ｘｉｏ”原子／ｄの濃度の拡散抵抗を用いた場合は５３
Ｖで１６−Ａの電流がＲ４→Ｑ、→Ｒ３→ＩＮへ流れラ
ンチアップが起こる。しかしｌＸｌ０”原子／１３１の
抵抗を用いると、１６−へ以上の電流は流れないため寄
生トランジスタＱ！＋Ｑ３はオンせず、ラッチアップは
起こらない、従って入力抵抗を設けない場合のラッチア
ンプトリガ電流を求めておき、抵抗濃度拡散抵抗の電流
、電圧曲線より入力抵抗Ｒ３の値を決定することができ
る。また、低濃度拡散抵抗を用いることにより、同じ抵
抗値でラッチアップ耐量が向上するため、入力の時定数
（ＣＸＲ）を大きくすることもない。
電流が１６１Ａとすると、第５図から分かるように、５
ｘｉｏ”原子／ｄの濃度の拡散抵抗を用いた場合は５３
Ｖで１６−Ａの電流がＲ４→Ｑ、→Ｒ３→ＩＮへ流れラ
ンチアップが起こる。しかしｌＸｌ０”原子／１３１の
抵抗を用いると、１６−へ以上の電流は流れないため寄
生トランジスタＱ！＋Ｑ３はオンせず、ラッチアップは
起こらない、従って入力抵抗を設けない場合のラッチア
ンプトリガ電流を求めておき、抵抗濃度拡散抵抗の電流
、電圧曲線より入力抵抗Ｒ３の値を決定することができ
る。また、低濃度拡散抵抗を用いることにより、同じ抵
抗値でラッチアップ耐量が向上するため、入力の時定数
（ＣＸＲ）を大きくすることもない。
本発明によれば、０ＭＯ３）ランジスタの形成さ些る半
導体基板は基板と逆導電形の抵抗濃度拡散層を、例えば
一方のＭＯＳ）ランジスタのためのウェル領域と同一工
程で設けて、ゲートと入力端子間へ挿入される保護抵抗
として用いることにより、入力端子に印加されるサージ
電位によるサージ電流を入力抵抗値を上げることなく制
限し、ランチアップ耐量の向上した半導体装置を得るこ
とができる。
導体基板は基板と逆導電形の抵抗濃度拡散層を、例えば
一方のＭＯＳ）ランジスタのためのウェル領域と同一工
程で設けて、ゲートと入力端子間へ挿入される保護抵抗
として用いることにより、入力端子に印加されるサージ
電位によるサージ電流を入力抵抗値を上げることなく制
限し、ランチアップ耐量の向上した半導体装置を得るこ
とができる。
第１図は本発明の一実施例の要部断面図、第２図はその
等価回路図、第３図は従来の０ＭＯ３）ランジスタを含
む半導体装置の要部断面図、第４図は第３図の半導体装
置に生ずる寄生素子の等価回路図、第５図は表面不純物
濃度をパラメータとする拡散抵抗の電流、電圧曲線図で
ある。 １：ｎ形シリコン基板、１１：ｐチャネルＭＯＳトラン
ジスタ、１２：ｎチャネルＭＯ３）ランジス痣２図
等価回路図、第３図は従来の０ＭＯ３）ランジスタを含
む半導体装置の要部断面図、第４図は第３図の半導体装
置に生ずる寄生素子の等価回路図、第５図は表面不純物
濃度をパラメータとする拡散抵抗の電流、電圧曲線図で
ある。 １：ｎ形シリコン基板、１１：ｐチャネルＭＯＳトラン
ジスタ、１２：ｎチャネルＭＯ３）ランジス痣２図
Claims (1)
- （１）相補型ＭＯＳトランジスタと該トランジスタゲー
トおよび入力端子間に接続される保護抵抗が同一半導体
基板に形成されるものにおいて、保護抵抗が基板内に形
成され表面不純物濃度を所定の値以下にした基板と逆導
電形の拡散層よりなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027194A JPH01202857A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027194A JPH01202857A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202857A true JPH01202857A (ja) | 1989-08-15 |
Family
ID=12214281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027194A Pending JPH01202857A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
-
1988
- 1988-02-08 JP JP63027194A patent/JPH01202857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
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