KR101302825B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 지지기판상에 형성된 ESD 입출력 보호 소자로서 기능하는 보호 NMOS 트랜지스터에서, N형 보호 트랜지스터의 드레인 영역은 소스 영역을 둘러싸도록 형성되고, 소스와 드레인 사이의 최소 거리는 일정하게 유지되어, 충분한 ESD 브레이크다운 힘을 보증하고, ESD 노이즈에 취약한 완전 공핍된 SOI CMOS 장치의 입출력 단자 특히 출력 단자를 보호할 수 있는 구조를 실현할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1a는 본 발명의 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 1b는 본 발명의 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 평면도이다.
도 2a∼2c는 보호 회로를 포함하는 반도체 집적 회로장치의 입출력 회로부를 각각 나타내는 회로도이다.
도 3은 본 발명의 다른 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 4는 본 발명의 다른 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 5는 본 발명의 다른 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 6은 본 발명의 다른 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 7은 본 발명의 다른 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 8은 종래의 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
본 발명은 정전기 등에 의해 생긴 과전류로부터 SOI(silicon-on-insulator) 기판 상에 형성된 MOS 트랜지스터를 보호하는 구조를 갖는 반도체 집적 회로 장치에 관한 것이다.
폴리실리콘 등으로 만들어진 저항기로 구성된 저항 회로를 포함하는 반도체 집적 회로 장치에서, 다이오드 또는 MOS 트랜지스터로 만들어진 입출력 보호 소자는, 정전기 등에 의해 외부로부터 회로에 표준치 이상의 과도한 양의 전류가 흐를 때, 내부 회로를 구성하는 내부 소자 들의 브레이크다운을 방지하기 위해, 내부 회로와 외부 입출력단자 사이에 일반적으로 배치된다.
도 2a ∼ 2c는 이러한 보호 회로를 갖는 종래의 반도체 집적 회로 장치의 입출력 회로부의 예들을 나타낸다. 도 2a에서, N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터로 구성된 CMOS 인버터(11)는 CMOS 구조의 내부 소자(10)로서 표시된다. N채널 MOS 트랜지스터는 CMOS 인버터(11)와 양 입력단자(301) 및 출력단자(302)의 사이에, 그리고 Vdd 라인(303)과 Vss 라인(304)의 사이에 보호 소자(20)로서 설치된다. 설명의 편의상 내부 소자의 회로 구성은 CMOS 인버터(11)로 표시된다.
상기 구성에서, 예를 들면 입력 단자 또는 출력 단자에 부(negative) 과전압을 인가하면, 보호 소자(20)의 NMOS 트랜지스터 중 하나의 PN 접합에서 포워드 전 압이 얻어져서, 내부 소자를 보호하기 위해 보호 NMOS 트랜지스터에서 전류가 흐르게 된다. 대조적으로, 정(positive) 과전압이 인가될 때, 보호 소자(20)의 NMOS 트랜지스터의 PN접합에서 애벌랜치 브레이크다운에 의해 보호 NMOS 트랜지스터로 전류가 흐른다. 이와 같이, 입출력 보호소자를 통해 접지된 기판에 과전류가 직접 인도되어, 내부 소자에 흐르는 것이 방지된다.
도 2b에 나타낸 내부 소자(10)를 구성하는 NMOS 트랜지스터(113)와 도 2c에 나타낸 PMOS 구조를 갖는 내부 소자(10)를 구성하는 PMOS 트랜지스터(112)를 위한 입출력 보호도 동일한 방법으로 ESD 보호를 지향한다.
일반적으로, SOI 기판, 특히 박막 SOI 기판 상에 형성된 장치 소자는, 매립 절연막 및 분리 절연막에 의해 둘러 싸여져서, 열악한 열 소산 성능을 나타내고, 과전류로 인한 열생성에 의해 브레이크다운될 수 있다. 그러므로, SOI 장치는 ESD에 현저하게 취약한 구조를 갖는다. 내부 회로를 보호하기 위해, ESD 보호 소자가 SOI 반도체 박막 상에 형성될 때, 과전류로 인한 열생성은 또한 보호소자가 쉽게 브레이크다운되게 한다. 상기를 고려하여, 충분한 ESD력을 얻기 위해, 다양한 계획들이 실행되어 왔다.
예를 들면, CMOS 버퍼 ESD 보호 회로가 내부 소자에 대한 입력 보호소자로서SOI 기판 상에 형성된 반도체 집적 회로 장치에서는, ESD력을 증가시키기 위해 PNP 또는 NPN 다이오드가 CMOS 버퍼 ESD 보호 회로의 앞에 부가적으로 설치된다(예를 들면 일본 특허공보 3447372 B(p.6, 도 2) 참조).
상기 언급한 것같이, SOI 기판 상에 ESD 보호 소자를 형성하는 것은, 충분한 ESD력을 얻기 위해 보호 소자를 크게 하거나 보호 소자의 수를 증가시키게 되고, 보호 회로 영역 및 칩영역이 확대되어 불리하다.
한편, 충분한 ESD력을 얻기 위한 한 방법으로서, 일본 공개 특허 04-345064 A(p. 9, 도 1) 및 일본 공개특허 08-181219 A(p.5, 도 1)는 내부 소자(10)가 SOI 반도체 박막에 형성되고, 입력 보호소자가 반도체 지지 기판상에 형성된 반도체 집적 회로 장치를 개시한다.
그러나, SOI 기판의 반도체 박막 또는 매립 절연막이 부분적으로 제거되어 반도체 지지기판이 노출되어, 보호 소자가 노출된 부분에 형성될 때, 보호 소자 자체는 충분한 ESD력을 확보하지만, 내부 소자가 충분히 보호될 수 없다는 문제가 발생한다.
이것은 다음의 메카니즘에 의한다. 즉, 일반적인 회로 설계에서, 들어오는 ESD 노이즈는 내부 소자 앞의 ESD 보호 소자를 통하여 나가는 것으로 가정된다. 그러나, 반도체 지지기판 상의 ESD 보호 소자의 큰 내전압은 보호소자가 출력 단자(302)로부터 들어온 ESD 노이즈에 반응하는 것을 막아서, 노이즈가 SOI 반도체 박막상의 내부 소자로 들어가므로, 내부 소자의 브레이크다운을 가져 온다. 따라서, ESD 보호 동작의 개시 전압은 내부 소자의 내전압보다 낮아야 하며, 반도체 지지기판상의 ESD 보호 소자는 충분한 브레이크다운력을 확보하도록 설계된다.
본 발명의 목적은 ESD 보호 소자가 반도체 지지기판 상에 형성되어 있는 경우라도, ESD 보호 동작의 시작 시의 ESD보호 소자의 전압이 내부 소자의 내전압보 다 낮도록 감소시킬 수 있는 ESD 보호 소자를 형성하는 방법을 제공하는 것이다.
상기 기재한 문제를 해결하기 위해, 본 발명은 다음의 수단들을 사용한다.
(1) 반도체 지지 기판상에 적층된 절연막과 상기 절연막 위에 적층된 반도체 박막을 포함하는 SOI 기판의 반도체 박막의 표면 위에 배치된 제1 N채널 MOS 트랜지스터; 반도체 박막의 표면 위에 배치된 제1 P채널 MOS 트랜지스터; 및 드레인과 소스가 일정한 거리만큼 분리되어 있고, 게이트 전극을 통해 드레인이 소스를 둘러싸도록 배치되고, SOI 기판의 일부이고 반도체 박막과 매립 절연막을 제거함으로써 노출된 반도체 지지 기판의 표면 위에 배치된 ESD 보호 소자로서 가능하는 제2 N채널 MOS 트랜지스터를 포함하는 반도체 집적 회로 장치가 제공된다.
(2) 반도체 집적 회로 장치에서, ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터의 소스는 원형 구성을 갖는다.
(3) 반도체 집적 회로 장치에서, ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터의 소스는 타원형 구성을 갖는다.
(4) 반도체 집적 회로 장치에서, ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터의 소스는 다각형 구성을 갖는다.
(5) 반도체 집적 회로 장치에서, 제1 N채널 MOS 트랜지스터의 게이트 전극은 N형 도전성을 갖고, 제1 P채널 MOS 트랜지스터의 게이트 전극은 P형 도전성을 갖는다.
(6) 반도체 집적 회로 장치에서, 제1 N채널 MOS 트랜지스터의 소스의 N형 게 이트 전극, 제1 P채널 MOS 트랜지스터의 P형 게이트 전극 및 ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터의 게이트 전극은 제1 폴리실리콘으로 형성된다.
(7) 반도체 집적 회로 장치에서, 제1 N채널 MOS 트랜지스터의 N형 게이트 전극, 제1 P채널 MOS 트랜지스터의 P형 게이트 전극 및 ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터의 게이트 전극은 제1 폴리실리콘과 난융(refractory)금속 실리사이드의 적층구조를 갖는다.
(8) 반도체 집적 회로 장치에서, 저항기는 능동소자로서의 제1 N채널 MOS 트랜지스터와 제1 P채널 MOS 트랜지스터, 및 ESD 보호 소자로서의 제2 N채널 MOS 트랜지스터의 게이트 전극들을 형성하는 제1 폴리실리콘과 그 두께가 다른 제2 폴리실리콘으로 형성된다.
(9) 반도체 집적 회로 장치에서, 저항기는 반도체 박막용 단결정 실리콘으로 만들어진다.
(10) 반도체 집적 회로 장치에서, 저항기는 Ni-Cr 합금, 크롬 실리사이드, 몰리브덴 실리사이드, β-페라이트 실리사이드 등으로 만들어진 박막 금속 저항기이다.
(11) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 반도체 박막은 0.05 ㎛∼0.2㎛의 두께를 갖는다.
(12) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 절연막은 0.1 ㎛∼0.5㎛의 두께를 갖는다.
(13) 반도체 집적 회로 장치에서, SOI 기판을 형성하는 절연막은 글래스, 사 파이어, 또는 실리콘 산화막 또는 실리콘 질화막을 포함하는 세라믹을 포함하는 절연물질로 만들어진다.
상기 서술한 것같이, 반도체 집적 회로 장치에서, 반도체 박막 상에 형성된 내부 소자로서 N채널 트랜지스터의 소스 영역은 다각형 형상을 갖고, 또한 다각형 형상을 갖는 드레인 영역의 오직 일면에만 대향하고, 반도체 지지 기판 상에 형성된 N형 MOS 구조를 갖는 ESD 입출력 보호 소자의 소스 영역은 드레인 영역에 의해 둘러싸여져서, 들어오는 ESD 노이즈에 대한 보호 소자의 바이폴라 동작 전압 및 저 내전압의 제어를 쉽게 한다. 지지기판 상에 보호 소자를 형성하는 것은 높은 ESD 브레이크다운력과 ESD 노이즈의 제1 흡수를 확실하게 하고, ESD 노이즈에 대해서 취약한 반도체 박막 상의 내부 소자의 입출력 단자, 특히 출력 단자의 보호를 가능하게 한다.
특히, 전기 입출력 특성이 중요한, 전력 관리 반도체 집적 장치 또는 아날로그 반도체 집적 회로 장치에서, 보호 효과가 크게 발휘된다.
바람직한 실시예의 상세한 설명
이후, 본 발명의 실시예들을 첨부 도면을 참조하여 상세하게 설명한다. 도 1a는 본 발명의 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
SOI(silicon-on-insulator) 기판은 예를 들면, 단결정으로 만들어진 P형 도 전성의 반도체 지지 기판(101), 매립 절연막(103), 및 단결정으로 만들어지고 소자를 형성하기 위해 사용된 P형 도전성의 반도체 박막(102)으로 만들어진다. P형 반도체 박막(102) 위에, 제1 N채널 MOS 트랜지스터(이후 "NMOS"라고 약칭한다)(113), 제1 P채널 MOS 트랜지스터(이후 "PMOS"라고 약칭한다)(112)으로 구성된 내부 소자(10)로서 CMOS 인버터(11), 및 저항 소자(30)로서 폴리실리콘으로 만들어진 P형 저항기(114)가 형성된다. 그러나, 내부 소자(10)는 CMOS 인버터(11)에 한정되지 않고, 다양하게 변화될 수 있다.
또한, 반도체 집적 회로 장치는 반도체 지지 기판(101) 위에 형성된 보호 소자(20)로서 제2 NMOS 트랜지스터로 구성된 ESD 보호 트랜지스터(111)(이후, "보호 NMOS 트랜지스터"라고 칭한다)를 갖는다.
박막 SOI 장치, 특히 저전압 동작 또는 저전력 소비에 대해 이상적인 완전 공핍(FD) SOI 장치는 CMOS 트랜지스터용 소위 동극 게이트 구조를 사용한다. 동극 게이트 구조는, N형 폴리실리콘이 NMOS 트랜지스터(113)의 게이트 전극을 형성하고, P형 폴리실리콘이 PMOS 트랜지스터(112)의 게이트 전극을 형성하도록 되어 있다. 도 1a 및 1b에 나타낸 이 실시예의 CMOS 인버터(11)는 다음에 나타낸 것같이 유사한 구조를 갖는다. 이후, 예를 들어 FD 구조의 SOI 장치에 대해서 설명한다. 트랜지스터의 게이트를 형성하는 폴리실리콘은 제1 폴리실리콘으로 정의된다.
우선, NMOS 트랜지스터(113)는 P형 반도체 박막(102) 상의 소스/드레인 영역으로서 기능하는 N형 불순물 확산층(105), 및 예를 들면 실리콘 산화막으로 만들어진 게이트 절연막(107)상에 형성된 N형 폴리실리콘(109)으로 만들어진 게이트 전극 으로 구성된다. PMOS 트랜지스터(112)는 P형 반도체 박막에 형성된 N형 우물(104)에 형성된 소스/드레인 영역으로 기능하는 P형 불순물 확산층(106), 및 예를 들면 실리콘 산화막으로 만들어진 게이트 절연막(107)상에 형성된 P형 폴리실리콘(110)으로 만들어진 게이트 전극으로 구성된다. NMOS 트랜지스터(113) 및 PMOS 트랜지스터는 예를 들면 LOCOS(local oxidation of silicon) 법으로 형성된 필드 절연막(108) 및 매립 절연막(103)에 의해 각각 완전히 분리되어 있다.
또한, 전압을 분할하는 아날로그 회로로서 블리더 전압 분할 회로에 대해서 사용되는 저항 소자(30)를 구성하는 고저항의 P형 저항기(114), 시정수를 설정하는 CR 회로 등은 예를 들면 필드 절연막 위에 형성된다. 이 실시예에서, P형 저항기는 폴리실리콘으로 만들어진다.
다음에, 보호 소자(20)를 구성하는 보호 NMOS 트랜지스터(111)는 소스(305), 드레인(405) 및 게이트 전극으로 구성된다. 소스(305)는 N형 불순물 확산층으로 형성되고, 반도체 지지기판(101) 위에 원형 구성으로 설치되고, 반도체 박막(102)과 매립 절연막(103)의 일부를 제거함으로써 그 일부가 공기에 노출된다. 드레인(405)은 소스(305)를 둘러싸도록 배치된 N형 불순물 확산층으로 형성된다. 게이트 전극은 산화막 등으로 만들어진 게이트 절연막(107) 상에 설치된 N형 폴리실리콘(109)으로 형성된다. N형 폴리실리콘(109)은 내부소자의 NMOS 트랜지스터(113)와 유사하다. 보호 NMOS 트랜지스터(111)의 게이트 전극은 내부 소자의 NMOS 트랜지스터(113)와 달리 P형 폴리실리콘으로 형성될 수 있다. 또한, 필드 절연막(108)은 소스/드레인 영역을 분리하는 영역에 대해서 사용될 수 있다.
도 8에 나타낸 종래의 구조에서, 보호 NMOS 트랜지스터(211)는 보호 소자로서 형성된다. 일반적으로, FD SOI 장치인 내부 소자의 NMOS 트랜지스터(213)의 유지 전압은 현저하게 감소하는 경향이 있다. 그러므로, 서지(surge)가 외부로부터 인가될 때, 내부 소자의 NMOS 트랜지스터(213)는 보호 NMOS 트랜지스터(211) 보다 낮은 전압에서 바이폴라 동작을 개시하여, 내부 소자가 브레이크다운되게 한다.
보호 소자의 브레이크다운을 방지하기 위해, 보호 NMOS 트랜지스터(211)의 길이, L이 증가하면, 보호 소자의 유지 전압과 점유 면적을 증가시킨다.
대조적으로, 도 1의 실시예에서와 같이, 소스(305)를 둘러싸고, 보호 소자에 대해서 원형 구조를 갖는 드레인(405)이 설치되어 있는 보호 NMOS 트랜지스터(111)를 사용하면, 바이폴라 동작에 대해서 전류 이득(hFE)을 제어하기 위해 소스 영역의 면적(또는 원형 구성의 경우에 반경)을 조정함으로써 유지 전압의 변경을 쉽게 할 수 있다. 구체적으로, 작은 소스 면적은 큰 전류 이득(hFE) 및 낮은 유지 전압을 가져 온다. 큰 소스 면적은 작은 전류 이득(hFE) 및 높은 유지 전압을 가져 온다. 따라서, 내부 소자의 브레이크다운을 방지하기 위해, 보호 NMOS 트랜지스터(111)의 소스 면적은 작아야 하므로, 보호 소자의 전체 면적을 감소시킨다.
길이 L(즉, 바이폴라 트랜지스터의 베이스 폭)을 조정함으로써 유지전압이 더 증가되거나 감소될 수 있기 때문에, 원하는 특성을 갖는 보호 소자가 쉽게 형성될 수 있다. 또한 FD SOI 장치로 형성된 내부 소자로부터가 아니라 바이폴라 동작을 통한 보호 소자로부터 우선 ESD 노이즈를 없앨 수 있다.
P형 게이트 전극을 형성하는 P형 폴리실리콘(110)은 1 x 1018 atoms/cm3 이상의 농도의 붕소 또는 BF2 등의 억셉터 불순물을 포함하는 것에 유의한다. N형 게이트 전극을 형성하는 N형 폴리실리콘(109)은 1 x 1018 atoms/cm3 이상의 농도의 인 또는 비소 등의 도너 불순물을 포함한다.
내부 소자(10)의 NMOS 트랜지스터(113)와 보호 소자(20)의 보호 NMOS 트랜지스터(111)의 소스 드레인 영역으로서의 N형 불순물 확산층(105)은 1 x 1019 atoms/cm3 이상의 농도의 인 또는 비소를 포함한다. 또한, NMOS 트랜지스터(113)의 N형 불순물 확산층(105)은 비소로 형성될 수 있고, 보호 NMOS 트랜지스터(111)의 N형 불순물 확산층(305, 405)은 인 등으로 형성될 수 있다. PMOS 트랜지스터(112)의 소스 드레인 영역으로서 P형 불순물 확산층(106)은 1 x 1019 atoms/cm3 이상의 농도의 붕소 또는 BF2로 형성될 수 있다.
SOI 기판의 반도체 박막(102) 및 매립 절연막(103)의 두께는 그 동작 전압에 따라서 결정된다. 매립 절연막(103)은 0.1 ㎛∼0.5㎛ 범위의 두께를 갖는 실리콘 산화막으로 주로 만들어진다. 매립 절연막은 글래스, 사파이어, 실리콘 질화막 등으로 만들어질 수 있다. 박막 SOI 장치로서의 완전 공핍(FD) SOI 장치의 기능 및 성능은 반도체 박막(102)의 두께를 0.05 ㎛∼0.2㎛의 범위로 결정한다.
또한, 도 1의 실시예에서, 아날로그 회로에서 사용된 저항 소자(30)의 P형 저항기(114)는, 폴리실리콘(109)과 폴리실리콘(110)을 사용하는 CMOS 인버터의 게이트 전극을 형성하는 스텝과 다른 스텝으로 형성된 게이트 전극보다 두께가 얇은 제2 폴리실리콘으로 만들어진다. 예를 들면, 게이트 전극의 두께는 약 2000 ∼ 6000Å으로 설정되고, P형 저항기(114)의 두께는 500 ∼ 2500Å으로 설정된다. 유사한 두께를 갖는 폴리실리콘으로 형성된 저항기가 더 정확성을 위해서 더 높은 시트 저항과 더 양호한 온도 특성을 가질 수 있기 때문이다. 저항기의 응용에 따라서 변화하지만, 시트 저항은 일반적인 전압 분할회로에서 수 kΩ/□ ∼ 수십 kΩ/□로 설정된다. 이 때, 붕소 또는 BF2는 대략 1 x 1014 atoms/cm3 ∼ 9 x 1018 atoms/cm3의 농도의 불순물로 도핑된다. 도 1은 실시예로서 P형 저항기(114)를 나타낸다. 반도체 제품에 대해서 필요한 저항기의 특성 및 사양을 고려하면, 고불순물 농도의 P형 저 저항 저항기가 몇몇 응용들에서 사용되고, 역 불순물 극성의 N형 저항기가 다른 응용들에서 사용된다.
도 2a ∼ 2c의 입력 단자(301) 또는 출력 단자(302)와 내부 소자(10) 사이에 저항 소자(30)를 삽입함으로써 ESD력은 개선될 수 있다.
도 1b는 제1 실시예에 따라서 도 1a에 나타낸 반도체 집적 회로장치의 개략 평면도이다. 설명의 편의상, 저항 소자는 도면에 나타내지 않았다.
내부 소자의 NMOS 트랜지스터(113) 및 PMOS 트랜지스터(112) 각각은 다각형 구성(영역은 도면에서 사각형이지만, 4면 이상을 갖는 다각형 구성이 사용될 수 있다)을 갖는 소스 드레인 영역을 포함한다. 일반적으로, 소스 영역의 일면이 드레인 영역의 일면을 마주보는 레이아웃이 사용된다. 한편, 보호 NMOS 트랜지스터(111)의 소스(305)는 원형 구성을 갖고, 드레인(405)은 소스(305)를 둘러싸도록 형성된다. 즉, 소스(305)와 드레인(405) 사이의 최소 거리가 일정하게 유지된다. 보호 NMOS 트랜지스터(111)의 소스(305)의 형상은 원형 구성에 한정되지 않는다. 소스(305)는 타원형 또는 다각형 구성을 가질 수 있지만, 바람직하게는 원형 구성을 갖는다. 타원형 또는 다각형 구성의 경우, 드레인(405)은 소스(305)를 둘러싸도록 배치되고, 소스(305)의 주위와 드레인(405)과의 사이의 최소 거리가 일정하게 유지되는 레이아웃이 사용된다.
소스(305)와 드레인(405) 사이의 표면 위에, 소스(305)와 드레인(405)에 불순물 주입을 행하는 경우에 마스크로서 설정되는, 게이트 절연막을 통해 폴리실리콘(109)이 설치된다. 그래서, 소스(305)와 드레인(405) 사이의 거리는 자기 정렬을 통해 결정되고, 매우 정확한 레이아웃을 실현할 수 있다. 도면에 도시하지는 않지만, 폴리실리콘(109)은 금속 라인을 통해 소스(305)에 연결된다. 또한, 인 등의 N형 불순물은 폴리실리콘(109)에 유도되어, 폴리실리콘(109)이 고불순물 농도를 갖는 N형 반도체가 되게 한다.
우물 전극(즉, 바이폴라 트랜지스터의 베이스 전극)의 P형 불순물 확산층(106)은 N형 드레인(405)으로부터 드레인(405)의 외주연에서 특정 거리 떨어져 설치된다. 드레인(405)과 베이스 전극의 P형 불순물 확산층(106) 사이의 거리는 소망의 ESD 보호 트랜지스터의 특성을 고려하여 결정된다.
도 3은 본 발명의 제2 실시예에 따르는 반도체 집적 회로 장치를 나타내는 개략 단면도이다.
도 1에 나타낸 본 발명의 제1 실시예에서, 범용의 폴리실리콘의 단일 층이 게이트 전극에 대해서 사용된다. 이 경우, 특히 단일 층의 P형 폴리실리콘(110)의 경우, 그 저항은 약 100Ω/□로 높고, 고속의 고주파수 동작이 요구되는 반도체 장치의 응용에는 적합하지 않다. 도 3에 나타낸 구조는 단점을 극복하기 위해 사용된다. 즉, 게이트전극은, 텅스텐 실리사이드, 몰리브덴 실리사이드, 티타늄 실리사이드 또는 플래티늄 실리사이드 등의 난융금속 실리사이드(116)가 N형 폴리실리콘(109) 및 P형 폴리실리콘(110)상에 형성되어 저저항을 갖도록 하는 소위 폴리사이드 구조를 갖도록 만들어진다. 시트 저항은 난융금속 실리사이드의 종류 및 그 두께에 의거하지만, 일반적으로 500 Å∼2500Å의 두께에서 수 Ω/□ ∼ 십수 Ω/□이다.
MOS 트랜지스터의 고유 동작은 N형과 P형 폴리실리콘(109, 110)과 반도체 박막 사이의 일함수에 의해 결정되기 때문에, 반도체 장치의 성능은 게이트 전극의 저항이 감소되는 정도까지 개선된다.
이후, 도 4 ∼ 7은 다른 실시예에 따르는 반도체 집적 회로 장치의 구조를 각각 나타낸다.
도 4는 도 1에 나타낸 본 발명의 반도체 집적 회로 장치의 변형예를 나타내는 개략 단면도이다.
도 4에 나타낸 구조는 내부 소자로서 CMOS 인버터(11), 내부 소자의 입출력 단자에 대한 ESD 보호를 목적으로 하는 보호 NMOS 트랜지스터(111)로 만들어진 보 호 소자(20)와, 아날로그 회로에서 사용되는 저항 소자(30)를 포함하고, 이들은 본 발명의 기본 소자이지만, 예를 들면 저항 소자(30)인 P형 저항기(114)가 폴리실리콘 대신에 반도체 박막의 단결정 실리콘으로 만들어진 점에서 도 1의 것들과 다르다.
아날로그 회로에서 블리더 전압 분할회로에 의한 전압의 정확한 분할에 대한 요구는 블리더 저항기들에 대한 특성으로서 매우 정확한 저항비를 요구한다. 예를 들면, 전압 검출기(이후, "VD"라고 한다) 등에 있어서, 저항 회로(30)는 전체 칩 면적에 대해서 매우 큰 면적을 차지한다. 그래서, 정확성을 유지하면서 저항 소자의 면적을 감소시키는 것은 칩면적의 감소를 가져오고, 비용 감소를 가능하게 한다.
단결정 실리콘으로서 SOI 기판의 반도체 박막을 사용하여 저항기가 형성될 때, 결정 그레인 경계가 저항기에 존재하지 않고, 저항기는 그레인 경계에 의거하는 저항 변동이 완전히 없고, 저항기의 저항을 증가시킬 수 있고, 동시에 저항기의 면적을 감소시킬 수 있다. 이러한 저항기의 사용은 매우 효과적이다.
도 4에 나타낸 본 발명의 실시예에 따르는 반도체 집적 회로 장치는 도 1의 반도체 집적 회로장치와 동일한 기능과 효과를 갖는다.
도 5는 도 3에 나타낸 본 발명의 실시예에 따르는 반도체 집적 회로 장치의 변형 예를 나타내는 개략 단면도이다. 이 구조는 예를 들면 저항 소자(30), P형 저항기(114)가 폴리실리콘 대신에 반도체 박막의 단결정 실리콘으로 만들어진 도 4의 것과 유사하다. 도 5에 나타낸 반도체 집적회로장치는 도 3의 반도체 집적 회로장 치와 동일한 기능과 효과를 가지고, 도 4에 나타낸 단결정 실리콘으로 형성된 저항과 동일한 장점을 갖는다.
도 6은 도 1에 나타낸 본 발명의 실시예에 따르는 반도체 집적 회로장치의 다른 변형예를 나타내는 개략 단면도이다.
도 6에 나타낸 구조는 내부 소자로서 CMOS 인버터(11), 내부 소자의 입출력 단자에 대한 ESD 보호를 목적으로 하는 P+ 게이트 보호 NMOS 트랜지스터(111)로 만들어진 보호 소자(20)와, 아날로그 회로에서 사용된 저항 소자(30)를 또한 포함하고, 이들은 본 발명의 기본 소자이지만, 저항 소자(30)로서 폴리실리콘 대신에 박막 금속 저항기(118)가 사용된 것이 도 1과 다르다.
도 6에 나타낸 실시예에서, 크롬 실리사이드(119)는 박막 금속 저항기(118)로 사용되지만, Ni-Cr 합금, 또는 몰리브덴 실리사이드 또는 β-페라이트 실리사이드 등의 금속 실리사이드가 사용될 수 있다. 크롬 실리사이드는 금속 실리사이드들 중에서 저항이 높아서, 대략 100 Å∼300Å의 얇은 막에 놓음으로써 저항으로서 사용될 수 있다. 박막 금속 저항기(118)는 폴리실리콘 대신에 사용됨으로써, 전압 분할 회로의 정확한 비율 및 저항과, 온도 계수의 변동이 감소될 수 있다. 도 6에 나타낸 본 발명의 실시예에 따르는 반도체 집적 회로 장치는 도 1에 나타낸 반도체 집적 회로 장치와 동일한 기능과 효과를 갖는다.
도 7은 도 3에 나타낸 본 발명의 실시예에 따르는 반도체 집적 회로 장치의 다른 변형예를 나타내는 개략 단면도이다. 이 구조는 박막 금속 저항(118)이 폴리실리콘 대신에 저항 소자(30)로서 사용되는 것에서 도 6과 유사하다. 도 6에 나타 낸 반도체 집적 회로 장치는 도 3의 반도체 집적 회로장치와 동일한 기능과 효과를 가지고, 도 5에 나타낸 박막 금속으로 형성된 저항기와 동일한 장점을 갖는다.
본 발명의 실시예 모드는 P형 반도체 지지 기판과 P형 반도체 박막으로 만들어진 SOI 기판을 사용하는 실시예들을 통해 서술되었다. 그러나, N형 반도체 지지 기판과 N형 반도체 박막으로 만들어진 SOI 기판이 사용될 수 있다. 이 때, 높은 ESD 브레이크다운력을 확보하면서, ESD 보호 동작을 위해 내전압을 박막 SOI 장치의 내부 소자에 대한 내전압보다 낮게 설정할 수 있고, N형 기판, P형 우물, P+ 게이트를 포함하고, N형 반도체 지지기판 위에 형성된 보호 NMOS 트랜지스터에 대한 상기 서술된 예 또는 원리들에 따라서 내부 소자로부터 ESD 노이즈를 우선 발산할 수 있다.
또한, SOI 기판의 예들은 소자를 형성하는 반도체 박막을 결합하여 제조된 결합된 SOI 기판과, 반도체 기판에 산소 이온을 주입하고, 이어서 매립된 산화막을 형성하기 위해 열처리하여 제조된 SIMOX 기판을 포함하고, 이들은 모두 본 발명에서 사용될 수 있다. 또한, 결합된 SOI 기판을 사용하는 경우에, 반도체 박막 및 반도체 기판의 극성들은 도전성이 다를 수 있다.
본 발명에 의하면, ESD 보호 소자가 반도체 지지기판 상에 형성되어 있는 경우라도, ESD 보호 동작의 시작 시의 ESD보호 소자의 전압이 내부 소자의 내전압보다 낮도록 감소시킬 수 있는 ESD 보호 소자를 형성하는 방법을 제공할 수 있다.

Claims (13)

  1. 반도체 지지 기판상에 적층된 절연막과 상기 절연막 위에 적층된 반도체 박막을 포함하는 SOI 기판;
    상기 반도체 박막의 표면 위에 배치된 제1 N채널 MOS 트랜지스터;
    상기 반도체 박막의 표면 위에 배치된 제1 P채널 MOS 트랜지스터;
    저항기; 및
    상기 반도체 박막의 일부와 상기 절연막의 일부를 제거함으로써 노출된 반도체 지지 기판의 표면 위에 배치되어 ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터로서, 이 제2 N채널 MOS 트랜지스터의 드레인 영역은 게이트 전극을 통해 소스 영역을 둘러싸서, 상기 드레인 영역과 상기 소스 영역 사이에 일정 거리를 유지하도록 하는 것인 상기 제2 N채널 MOS 트랜지스터를 포함하고,
    상기 제2 N채널 MOS 트랜지스터의 소스는 원형 구성을 갖고, 상기 제1 N채널 MOS 트랜지스터의 게이트 전극은 N형 도전성을 갖고, 상기 제1 P채널 MOS 트랜지스터의 게이트 전극은 P형 도전성을 갖는, 반도체 집적 회로 장치.
  2. 반도체 지지 기판상에 적층된 절연막과 상기 절연막 위에 적층된 반도체 박막을 포함하는 SOI 기판;
    상기 반도체 박막의 표면 위에 배치된 제1 N채널 MOS 트랜지스터;
    상기 반도체 박막의 표면 위에 배치된 제1 P채널 MOS 트랜지스터;
    저항기; 및
    상기 반도체 박막의 일부와 상기 절연막의 일부를 제거함으로써 노출된 반도체 지지 기판의 표면 위에 배치되어 ESD 보호 소자로서 기능하는 제2 N채널 MOS 트랜지스터로서, 이 제2 N채널 MOS 트랜지스터의 드레인 영역은 게이트 전극을 통해 소스 영역을 둘러싸서, 상기 드레인 영역과 상기 소스 영역 사이에 일정 거리를 유지하도록 하는 것인 상기 제2 N채널 MOS 트랜지스터를 포함하고,
    상기 제2 N채널 MOS 트랜지스터의 소스는 타원형 구성을 갖고, 상기 제1 N채널 MOS 트랜지스터의 게이트 전극은 N형 도전성을 갖고, 상기 제1 P채널 MOS 트랜지스터의 게이트 전극은 P형 도전성을 갖는, 반도체 집적 회로 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 청구항 1 또는 2에 있어서,
    상기 제1 N채널 MOS 트랜지스터의 N형 게이트 전극, 상기 제1 P채널 MOS 트랜지스터의 P형 게이트 전극, 및 ESD 보호 소자로서 기능하는 상기 제2 N채널 MOS 트랜지스터의 게이트 전극은 제1 폴리실리콘으로 형성되어 있는, 반도체 집적 회로 장치.
  7. 청구항 1 또는 2에 있어서,
    상기 제1 N채널 MOS 트랜지스터의 N형 게이트 전극, 상기 제1 P채널 MOS 트랜지스터의 P형 게이트 전극, 및 ESD 보호 소자로서 기능하는 상기 제2 N채널 MOS 트랜지스터의 게이트 전극은 각각 제1 폴리실리콘과 난융금속 실리사이드의 적층구조로서 폴리사이드 구조를 갖는, 반도체 집적 회로 장치.
  8. 청구항 1에 있어서,
    상기 저항기는, 능동소자로서의 상기 제1 N채널 MOS 트랜지스터와 상기 제1 P채널 MOS 트랜지스터, 및 상기 ESD 보호 소자로서의 상기 제2 N채널 MOS 트랜지스터의 게이트 전극들을 형성하는 제1 폴리실리콘과 두께가 다른 제2 폴리실리콘으로 형성되는, 반도체 집적 회로 장치.
  9. 청구항 1에 있어서,
    상기 저항기는 상기 반도체 박막을 포함하는 단결정 실리콘으로 만들어지는, 반도체 집적 회로 장치.
  10. 청구항 1에 있어서,
    상기 저항기는, Ni-Cr 합금, 크롬 실리사이드, 몰리브덴 실리사이드, β-페라이트 실리사이드 중 하나를 포함하는 박막 금속 저항기를 포함하는, 반도체 집적 회로 장치.
  11. 청구항 1에 있어서,
    상기 SOI 기판을 형성하는 반도체 박막은 0.05㎛∼0.2㎛의 두께를 갖는, 반 도체 집적 회로 장치.
  12. 청구항 1에 있어서,
    상기 SOI 기판을 형성하는 절연막은 0.1㎛∼0.5㎛의 두께를 갖는, 반도체 집적 회로 장치.
  13. 청구항 1에 있어서,
    상기 SOI 기판을 형성하는 절연막은 글래스, 사파이어, 및 실리콘 산화막과 실리콘 질화막을 포함하는 세라믹을 포함하는 절연물질로 만들어지는, 반도체 집적 회로 장치.
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