JP2007053314A - 保護回路および半導体装置 - Google Patents

Abstract

【課題】保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路および半導体装置を提供すること。
【解決手段】静電気保護回路１００は，ＮＰＮバイポーラトランジスタ１０およびキャパシタ１４を有している。そして，ＮＰＮバイポーラトランジスタ１０は，コレクタが入力端子１１に接続され，エミッタが接地されている。また，ＮＰＮバイポーラトランジスタ１０のベースとコレクタとの間には，キャパシタ１４が配設されている。また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介して接地されている。さらに，キャパシタ１４は，トレンチキャパシタであり，ＮＰＮバイポーラトランジスタ１０を区画する素子分離トレンチを兼ねる。
【選択図】 図１

Description

本発明は，静電気等の過電圧から内部回路を保護する保護回路および半導体装置に関する。さらに詳細には，保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立を図る保護回路および半導体装置に関するものである。

従来から，半導体集積回路装置は，内部回路の素子を静電放電から保護する静電気保護回路を同一基板上に備えている。一般的に，静電気保護回路は，静電気の放電による過電圧が印加される入力端子に接続され，静電気によるダメージが内部回路に及ばないように構成されている。

具体的には，例えば特許文献１に開示されている入力保護回路がある。この入力保護回路は，図１０に示すように，ＮＰＮバイポーラトランジスタ９０を備え，そのコレクタが外部端子９１に接続され，エミッタが接地され，ベースが抵抗素子９５を介してエミッタに接続されている。この入力保護回路９００では，ベース−コレクタ間耐圧を超える静電気が外部端子９１に印加されると，トランジスタ９０がブレイクダウンしてコレクタからエミッタへ電流が流れる。これにより，静電気によるダメージから内部回路９２を保護している。

この他，例えば特許文献２に開示されている半導体集積回路装置の静電気保護回路では，ＮＰＮバイポーラトランジスタを備え，さらにコレクタ−ベース間にキャパシタを配置している。この静電気保護回路では，静電気のようなサージ電圧が印加されると，ほぼ同時にベース電圧が高くなりコレクタからエミッタへ電流が流れる。これにより，静電気によるダメージから内部回路を保護している。
特開平７−２８８９２５号公報 特開２００１−２４４４１８号公報

しかしながら，前記した従来の静電気保護回路では，次のような問題があった。すなわち，特許文献１に開示されたような静電気保護回路９００では，トランジスタ９０のブレイクダウン電圧が低いほど内部回路９２にかかる電圧は低くなる。そのため，保護性能は高くなる。しかし，トランジスタ９０の絶対定格以下にすることができないため，保護性能の高性能化には限界がある。

例えば，絶対定格が３５Ｖであれば，３５Ｖまでは保護するがそれ以下の耐圧の素子が内部回路９２に存在すると，その素子が破壊される危険ある。また，通常は，絶対定格が３５Ｖであれば，素子の製造ばらつきも考慮し，ブレイクダウン電圧は５０Ｖ以上に設定されている。そのため，静電気保護回路９００は５０Ｖ以上で初めて動作することになり，それよりも耐圧が低い素子を保護することができない。

また，保護回路の動作開始電圧を，より精度よくかつ低電圧で決定できるようにするため，例えば図１１に示す静電気保護回路９１０のように，コレクタ−ベース間にツェナーダイオード９３を接続することも考えられる。しかしながら，ツェナーダイオード９３を追加する必要があるとともに，その追加したツェナーダイオードの破壊を防止する必要がある。そのため，チップのサイズを大きくするなどの別の対策が必要になる。

また，特許文献２に開示されたような静電気保護回路では，キャパシタを追加する必要がある。また，半導体集積回路内にキャパシタを設ける場合には，非常に大きなスペースが必要となる。そのため，チップのコンパクト化の妨げとなる。

本発明は，前記した従来の保護回路が有する問題点を解決するためになされたものである。すなわちその課題とするところは，保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路およびその保護回路を有する半導体装置を提供することにある。

この課題の解決を目的としてなされた保護回路は，入力端子に印加される過電圧から内部回路を保護する保護回路であって，コレクタが入力端子に接続され，エミッタがグラウンド端子または電源端子に接続されたバイポーラトランジスタと，そのバイポーラトランジスタのベースと入力端子との間に接続されたキャパシタとを有し，キャパシタは，半導体基板内に形成されたトレンチキャパシタであることを特徴としている。

すなわち，本発明の保護回路は，バイポーラトランジスタとキャパシタとによって静電気等の過電圧から内部回路を保護する保護回路を構成している。具体的に，ＮＰＮバイポーラトランジスタを利用する場合には，コレクタを入力端子に，エミッタをグラウンド端子にそれぞれ接続し，ベースと入力端子との間にキャパシタを接続する。また，ＰＮＰバイポーラトランジスタを利用する場合には，コレクタを入力端子に，エミッタを電源端子にそれぞれ接続し，ベースと入力端子との間にキャパシタを接続する。

この保護回路では，静電気等の電圧変化が大きいサージ電圧が入力端子に印加されると，キャパシタを介してベース電流が流れ，バイポーラトランジスタが動作する。そのため，バイポーラトランジスタをブレイクダウンさせることなく，静電気等のサージ電圧によるダメージから内部回路を保護することができる。また，バイポーラトランジスタの絶対定格よりも低い電圧であっても，静電気のような瞬間的な電圧変化によってバイポーラトランジスタを動作させることができる。よって，保護回路の保護性能の向上が図られる。

また，本発明の保護回路が有するキャパシタは，半導体基板内に形成されたトレンチキャパシタである。そのため，キャパシタ用の表面スペースは小さくて済む。よって，チップの肥大化を抑制することができる。

さらに，本発明の保護回路のキャパシタは，バイポーラトランジスタの領域を区画する素子分離トレンチによって構成されることとするとよりよい。すなわち，保護回路を構成するキャパシタを，バイポーラトランジスタを区画する素子分離トレンチによって形成する。これにより，キャパシタを追加してもキャパシタ用のスペースを別途に設ける必要がない。よって，キャパシタの追加に伴うチップの面積増はなく，チップサイズのコンパクト化の妨げにはならない。

また，ＭＯＳトランジスタであっても，ＭＯＳトランジスタの寄生バイポーラトランジスタを利用することでバイポーラトランジスタを利用した保護回路と同様の回路を構成することができる。具体的に，本発明の別の保護回路は，入力端子に印加される過電圧から内部回路を保護する保護回路であって，ドレインが入力端子に接続され，ソースがグラウンド端子または電源端子に接続されたＭＯＳトランジスタと，そのＭＯＳトランジスタのバックゲートとドレインとの間に接続されたキャパシタとを有し，キャパシタは，半導体基板内に形成されたトレンチキャパシタであることを特徴としている。

本発明では，ＭＯＳトランジスタのドレイン，ソース，バックゲートの各領域によって構成される寄生バイポーラトランジスタを利用する。そして，ドレインを入力端子に，ソースをグラウンド端子もしくは電源端子にそれぞれ接続し，バックゲートとドレインとの間にキャパシタを設けることで，低電圧で寄生バイポーラトランジスタを動作させることができる。さらに，そのキャパシタをトレンチキャパシタとすることでチップの肥大化を抑制することができる。さらに，そのキャパシタを素子分離トレンチに設けることにより，チップのコンパクト化を図ることができる。

また，本発明の半導体装置は，ＮＰＮ型のバイポーラトランジスタ領域を備え，その中のコレクタ領域が入力端子に接続され，エミッタ領域がグラウンド端子に接続される半導体装置であって，バイポーラトランジスタ領域中のコレクタ領域と接するトレンチ部を有し，そのトレンチ部の内部には，トレンチ部の壁面に位置する絶縁膜と，その絶縁膜を挟んでコレクタ領域と対向する導体領域とが配設され，その導体領域は，バイポーラトランジスタ領域中のベース領域と接続することを特徴としている。

また，本発明の別の半導体装置は，ＰＮＰ型のバイポーラトランジスタ領域を備え，その中のコレクタ領域が入力端子に接続され，エミッタ領域が電源端子に接続される半導体装置であって，バイポーラトランジスタ領域中のベース領域と接するトレンチ部を有し，そのトレンチ部の内部には，トレンチ部の壁面に位置する絶縁膜と，その絶縁膜を挟んでベース領域と対向する導体領域とが配設され，その導体領域は，バイポーラトランジスタ領域中のコレクタ領域と接続することを特徴としている。

また，それら半導体装置のトレンチ部は，バイポーラトランジスタ領域を区画する素子分離トレンチ部であることとするとよりよい。

本発明によれば，保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られる。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，静電気保護回路に本発明を適用したものである。

［第１の形態］
第１の形態の静電気保護回路１００は，図１に示すように，ＮＰＮバイポーラトランジスタ１０およびキャパシタ１４を有している。そして，ＮＰＮバイポーラトランジスタ１０は，コレクタが入力端子１１に接続され，エミッタが接地されている。また，ＮＰＮバイポーラトランジスタ１０のベースとコレクタとの間には，キャパシタ１４が配設されている。また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介して接地されている。

また，静電気保護回路１００は，図２に示すように，ＮＰＮバイポーラトランジスタ１０の領域が素子分離トレンチ１６に囲まれた構造を有している。詳細には，図３（図２のＡ−Ａ断面）に示すように，Ｐ−型シリコン基板１０１上にシリコン酸化膜１０２を有し，そのシリコン酸化膜１０２上にエピタキシャル層１０３を有している。なお，図２および図３では，ベース・エミッタ間の抵抗素子１５（図１参照）を省略している。

また，ＮＰＮバイポーラトランジスタ１０の領域は，エピタキシャル層１０３内に設けられている。具体的に，ＮＰＮバイポーラトランジスタ１０の領域の表面には，ベース領域となるＰ−型拡散領域１０４およびＰ＋コンタクト拡散領域１０５が設けられ，さらにＰ−型拡散領域１０４の表面には，エミッタ領域となるＮ＋拡散領域１０６が設けられている。また，ＮＰＮバイポーラトランジスタ１０の領域には，コレクタ領域となるＮ−型領域１０７およびＮ＋コンタクト拡散領域１０８が設けられている。

さらに，ＮＰＮバイポーラトランジスタ１０の領域は，素子分離トレンチ１６によって区画されている。素子分離トレンチ１６内には，埋め込みポリシリコン領域１６１と，素子分離トレンチ１６の壁面に位置し埋め込みポリシリコン領域１６１を他の領域から絶縁するシリコン酸化膜１６２とが設けられている。すなわち，埋め込みポリシリコン領域１６１がシリコン酸化膜１６２を挟んでＮＰＮバイポーラトランジスタ１０の領域（コレクタ領域）と対向している。

また，埋め込みポリシリコン領域１６１は，ベース領域と電気的に接続されている。これにより，埋め込みポリシリコン領域１６１，シリコン酸化膜１６２，およびＮ−型領域１０７によってベース・コレクタ間のトレンチキャパシタ（図３中の破線枠，図１中のキャパシタ１４）を構成している。

続いて，静電気保護回路１００の動作について説明する。静電気保護回路１００では，入力端子１１に通常の信号や低周波のノイズが入力されたとしても，高インピーダンス成分を有するキャパシタ１４が介在するため，ベース電流は流れない。つまり，コレクタ・エミッタ間は遮断される。

一方，入力端子１１を介して静電気によるサージ電圧が印加されたとき（本形態では，コレクタに，グラウンドに対して＋静電気が印加されたとき）は，ベース電圧が瞬時に上昇する。そして，このベース電圧の上昇によってＮＰＮバイポーラトランジスタ１０が動作し，コレクタ・エミッタ間に電流が流れる。これにより，静電気によるダメージから内部回路１２が保護される。

本形態の静電気保護回路１００では，コレクタ・ベース間にキャパシタ１４を設けることとしている。このキャパシタ１４により，静電気の印加とほぼ同時にＮＰＮバイポーラトランジスタ１０を動作させることができる。すなわち，ＮＰＮバイポーラトランジスタ１０をブレイクダウンさせることなく，静電気によるダメージから内部回路１２を保護することができる。また，ＮＰＮバイポーラトランジスタ１０の絶対定格よりも低い電圧であっても，静電気のような瞬間的な電圧変化によってＮＰＮバイポーラトランジスタ１０を動作させることができる。よって，低電圧で保護動作を行うことができ，保護回路の性能向上を図ることができる。

また，ベース電流を生じさせるキャパシタ１４は，素子分離トレンチ１６内に設けられた埋め込みポリシリコン領域１６１によって形成されている。すなわち，静電気保護回路１００では，半導体基板の厚さ方向にトレンチキャパシタを構成している。そのため，本形態の静電気保護回路１００は，主表面上にキャパシタを構成する従来のものと比較して面方向のサイズがコンパクトである。従って，保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路および半導体装置が実現している。

また，従来の半導体装置において，耐圧向上や素子の特性変動を抑える目的で，素子分離トレンチ内にポリシリコン領域を有するものは提案されている。そのような半導体装置では，そのポリシリコン領域をグラウンドや電源等の固定電位に接続することが多い。しかしながら本形態の静電気保護回路１００では，静電気保護機能として動作を行うトランジスタの素子分離領域内に形成された埋め込みポリシリコン領域１６１の電位を入力端子の電位に応じて変化するように接続することで，新たな素子を追加することなく静電保護の低電圧化に必要となるキャパシタ機能を実現することができる。

また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介してエミッタと接続されている。これにより，ＮＰＮバイポーラトランジスタ１０のコレクタ・エミッタ間が微小なノイズによって導通する誤動作を抑制している。

［第２の形態］
第２の形態の静電気保護回路２００は，図４に示すように，ＰＮＰバイポーラトランジスタ２０およびキャパシタ２４を有している。そして，ＰＮＰバイポーラトランジスタ２０は，コレクタが入力端子２１に接続され，エミッタが電源に接続されている。また，ＰＮＰバイポーラトランジスタ２０のベースとコレクタとの間には，キャパシタ２４が配設されている。また，ＰＮＰバイポーラトランジスタ２０のベースは，抵抗素子２５を介して電源に接続されている。

また，静電気保護回路２００は，図５に示すように，ＰＮＰバイポーラトランジスタ２０の領域が素子分離トレンチ２６に囲まれた構造を有している。詳細には，図６（図５のＢ−Ｂ断面）に示すように，Ｐ−型シリコン基板２０１上にシリコン酸化膜２０２を有し，そのシリコン酸化膜２０２上にエピタキシャル層２０３を有している。なお，図５および図６では，ベース・エミッタ間の抵抗素子２５（図４参照）を省略している。

また，ＰＮＰバイポーラトランジスタ２０の領域は，エピタキシャル層２０３内に設けられている。具体的に，ＰＮＰバイポーラトランジスタ２０の領域の表面には，コレクタ領域となるＰ＋型拡散領域２０４と，エミッタ領域となるＰ＋拡散領域２０５とが設けられている。また，ＰＮＰバイポーラトランジスタ２０の領域には，ベース領域となるＮ−型領域２０７およびＮ＋コンタクト拡散領域２０８が設けられている。

さらに，ＰＮＰバイポーラトランジスタ２０の領域は，素子分離トレンチ２６によって区画されている。素子分離トレンチ２６内には，埋め込みポリシリコン領域２６１と，素子分離トレンチ２６の壁面に位置し埋め込みポリシリコン領域２６１を他の領域から絶縁するシリコン酸化膜２６２とが設けられている。すなわち，埋め込みポリシリコン領域２６１がシリコン酸化膜２６２を挟んでＰＮＰバイポーラトランジスタ２０の領域（ベース領域）と対向している。

また，埋め込みポリシリコン領域２６１は，コレクタ領域と電気的に接続されている。すなわち，埋め込みポリシリコン領域２６１，シリコン酸化膜２６２，およびＮ−型領域２０７によってベース・コレクタ間のトレンチキャパシタ（図６中の破線枠，図４中のキャパシタ２４）を構成している。

続いて，静電気保護回路２００の動作について説明する。静電気保護回路２００では，入力端子２１に通常の信号や低周波のノイズが入力されたとしても，高インピーダンス成分を有するキャパシタ２４が介在するため，ベース電流は流れない。つまり，コレクタ・エミッタ間は遮断される。

一方，入力端子２１を介して静電気によるサージ電圧が印加されたとき（本形態では，コレクタに，電源に対して−静電気が印加されたとき）は，ベース電圧が瞬時に低下する。そして，このベース電圧の低下によってＰＮＰバイポーラトランジスタ２０が動作し，コレクタ・エミッタ間に電流が流れる。これにより，静電気によるダメージから内部回路２２が保護される。

本形態の静電気保護回路２００では，コレクタ・ベース間にキャパシタ２４を設けることとしている。このキャパシタ２４により，静電気の印加とほぼ同時にＰＮＰバイポーラトランジスタ２０を動作させることができる。すなわち，ＰＮＰバイポーラトランジスタ２０をブレイクダウンさせることなく，静電気によるダメージから内部回路２２を保護することができる。また，ＰＮＰバイポーラトランジスタ２０の絶対定格よりも低い電圧であっても，静電気のような瞬間的な電圧変化によってＰＮＰバイポーラトランジスタ２０を動作させることができる。よって，低電圧で保護動作を行うことができ，保護回路の性能向上を図ることができる。

また，ベース電流を生じさせるキャパシタ２４は，素子分離トレンチ２６内に設けられた埋め込みポリシリコン領域２６１によって形成されている。すなわち，静電気保護回路２００では，半導体基板の厚さ方向にトレンチキャパシタを構成している。そのため，本形態の静電気保護回路２００は，主表面上にキャパシタを構成する従来のものと比較して面方向のサイズがコンパクトである。また，キャパシタ２４用のトレンチとして素子分離トレンチを利用することで，新たな素子を追加することなくキャパシタを配置することができる。

［第３の形態］
第３の形態の静電気保護回路３００は，図７に示すように，ＮＭＯＳトランジスタ３０，ＰＭＯＳトランジスタ４０およびキャパシタ３４，４４を有している。なお，図７中の破線枠は，各ＭＯＳトランジスタの寄生バイポーラトランジスタを示している。本形態の静電気保護回路３００では，ゲートとソースとを電気的に接続し，各ＭＯＳトランジスタ内の寄生バイポーラトランジスタを動作させることで保護動作を行う。

具体的に，ＮＭＯＳトランジスタ３０は，図７に示すように，ドレインが入力端子３１に接続され，ソースが接地されている。また，ＮＭＯＳトランジスタ３０のゲートは，抵抗素子３５を介してソースに接続されている。さらに，ＮＭＯＳトランジスタ３０のドレインとバックゲートとの間にはキャパシタ３４が配設されている。

また，ＮＭＯＳトランジスタ３０の領域は，図８に示すように，Ｐ−型シリコン基板３０１上に埋め込みシリコン酸化膜３０２を有し，そのシリコン酸化膜３０２上にＰ−型のエピタキシャル層３０３を有している。ＮＭＯＳトランジスタ３０の領域は，エピタキシャル層３０３内に設けられている。

さらに，ＮＭＯＳトランジスタ３０の領域は，素子分離トレンチ３６によって区画されている。素子分離トレンチ３６内には，埋め込みポリシリコン領域３６１と，素子分離トレンチ３６の壁面に位置し埋め込みポリシリコン領域３６１を他の領域から絶縁するシリコン酸化膜３６２とが設けられている。すなわち，埋め込みポリシリコン領域３６１がシリコン酸化膜３６２を挟んでＮＭＯＳトランジスタ３０の領域と対向している。

また，ＮＭＯＳトランジスタ３０の領域の表面には，ソース領域となるＮ＋拡散領域３０４と，ドレイン領域となるＮ＋拡散領域３０５とが設けられている。Ｎ＋拡散領域３０４およびＮ＋拡散領域３０５は，Ｐウェル領域３０６に囲まれている。さらに，ゲートポリシリコン３１０が，Ｐウェル領域３０６のうちのＮ＋拡散領域３０４とＮ＋拡散領域３０５とを隔離する部分と絶縁層３０７を介して対向している。

また，ＮＭＯＳトランジスタ３０の領域は，Ｎ＋拡散領域３０４，Ｎ＋拡散領域３０５，およびそれらを隔離するバックゲート領域（Ｐウェル領域３０６およびその周辺のＰ−拡散領域３０８，Ｐ＋コンタクト領域３０９）によって寄生バイポーラトランジスタを構成している。すなわち，Ｎ＋拡散領域３０４がエミッタに，Ｎ＋拡散領域３０５がコレクタに，バックゲート領域がベースに，それぞれ相当する。

また，埋め込みポリシリコン領域３６１は，ドレイン領域と電気的に接続されている。そのため，埋め込みポリシリコン領域３６１，シリコン酸化膜３６２，およびＰ−型領域３０８によってドレイン（寄生バイポーラトランジスタのコレクタ）・バックゲート（寄生バイポーラトランジスタのベース）間のトレンチキャパシタ（図８の破線枠，図７中のキャパシタ３４）を構成している。

この寄生バイポーラトランジスタおよびトレンチキャパシタによって，第１の形態の静電気保護回路１００と同様の動作を行う。すなわち，ドレインに，グラウンドに対して＋静電気が印加されたとき，ＮＭＯＳトランジスタ３０内の寄生ＮＰＮバイポーラトランジスタが動作して静電気によるダメージから内部回路３２が保護される。

また，ＰＭＯＳトランジスタ４０は，図７に示すように，ドレインが入力端子３１に接続され，ソースが電源に接続されている。また，ＰＭＯＳトランジスタ４０のゲートは，抵抗素子４５を介してソースに接続されている。さらに，ＰＭＯＳトランジスタ４０のドレインとバックゲートとの間にはキャパシタ４４が配設されている。

また，ＰＭＯＳトランジスタ４０の領域は，図９に示すように，Ｐ−型シリコン基板４０１上に埋め込みシリコン酸化膜４０２を有し，そのシリコン酸化膜４０２上にＮ−型のエピタキシャル層４０３を有している。ＰＭＯＳトランジスタ４０の領域は，エピタキシャル層４０３内に設けられている。

さらに，ＰＭＯＳトランジスタ４０の領域は，素子分離トレンチ４６によって区画されている。素子分離トレンチ４６内には，埋め込みポリシリコン領域４６１と，素子分離トレンチ４６の壁面に位置し埋め込みポリシリコン領域４６１を他の領域から絶縁するシリコン酸化膜４６２とが設けられている。すなわち，埋め込みポリシリコン領域４６１がシリコン酸化膜４６２を挟んでＰＭＯＳトランジスタ４０の領域と対向している。

また，ＰＭＯＳトランジスタ４０の領域の表面には，ソース領域となるＰ＋拡散領域４０４と，ドレイン領域となるＰ＋拡散領域４０５とが設けられている。Ｐ＋拡散領域４０４およびＰ＋拡散領域４０５は，Ｎウェル領域４０６に囲まれている。さらに，ゲートポリシリコン４１０が，Ｐウェル領域４０６のうちのＰ＋拡散領域４０４とＰ＋拡散領域４０５とを隔離する部分と絶縁層４０７を介して対向している。

また，ＰＭＯＳトランジスタ４０の領域は，Ｐ＋拡散領域４０４，Ｎ＋拡散領域４０５，およびそれらを隔離するバックゲート領域（Ｎウェル領域４０６およびその周辺のＮ−拡散領域４０８，Ｎ＋コンタクト領域４０９）によって寄生バイポーラトランジスタを構成している。すなわち，Ｐ＋拡散領域４０４がエミッタに，Ｐ＋拡散領域４０５がコレクタに，バックゲート領域がベースに，それぞれ相当する。

また，埋め込みポリシリコン領域４６１は，ドレイン領域と電気的に接続されている。すなわち，埋め込みポリシリコン領域４６１，シリコン酸化膜４６２，およびＮ−型領域４０８によってドレイン（寄生バイポーラトランジスタのコレクタ）・バックゲート（寄生バイポーラトランジスタのベース）間のトレンチキャパシタ（図９の破線枠，図７中のキャパシタ４４）を構成している。

この寄生バイポーラトランジスタおよびトレンチキャパシタによって，第２の形態の静電気保護回路２００と同様の動作を行う。すなわち，ドレインに，電源に対して−静電気が印加されたとき，ＰＭＯＳトランジスタ４０内の寄生ＰＮＰバイポーラトランジスタが動作して静電気によるダメージから内部回路３２が保護される。

本形態の静電気保護回路３００では，ＭＯＳトランジスタの寄生バイポーラトランジスタと，ＭＯＳトランジスタのバックゲート領域と対向するトレンチキャパシタとを利用して，第１の形態や第２の形態と同様に保護動作を行うこととしている。すなわち，耐圧が低いＭＯＳトランジスタ構造の保護回路であっても耐圧が高いバイポーラトランジスタと同様に性能向上を図ることができる。

また，素子分離トレンチ内に設けられた埋め込みポリシリコン領域によってトレンチキャパシタが形成されている。そのため，静電気保護回路３００は，コンパクトであり，新たな素子を追加することなくキャパシタを配置することができる。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ＭＯＳトランジスタに限らず，サイリスタ等であっても寄生バイポーラトランジスタを利用することにより本発明の保護回路を構成することができる。

第１の形態にかかる静電気保護回路を示す回路図である。 図１に示した静電気保護回路を示す平面図である。 図２に示した静電気保護回路のＡ−Ａ断面を示す図（ＮＰＮトランジスタ断面）である。 第２の形態にかかる静電気保護回路を示す回路図である。 図４に示した静電気保護回路を示す平面図である。 図５に示した静電気保護回路のＢ−Ｂ断面を示す図（ＰＮＰトランジスタ断面）である。 第３の形態にかかる静電気保護回路を示す回路図である。 図７に示した静電気保護回路のうち，ＮＭＯＳトランジスタの断面を示す図である。 図７に示した静電気保護回路のうち，ＰＭＯＳトランジスタの断面を示す図である。 従来の形態にかかる静電気保護回路の一例を示す回路図である。 従来の形態にかかる静電気保護回路の応用例を示す回路図である。

符号の説明

１００，２００，３００ 静電気保護回路
１０ ＮＰＮバイポーラトランジスタ
２０ ＰＮＰバイポーラトランジスタ
３０ ＮＭＯＳトランジスタ
４０ ＰＭＯＳトランジスタ
１１，２１，３１ 入力端子
１２，２２，３２ 内部回路
１４，２４，３４，４４ キャパシタ
１５，２５，３５，４５ 抵抗素子
１６，２６，３６，４６ 素子分離トレンチ
１６１，２６１，３６１，４６１ 埋め込みポリシリコン領域
１６２，２６２，３６２，４６２ シリコン酸化膜

Claims (14)

1. 入力端子に印加される過電圧から内部回路を保護する保護回路において，
   コレクタが前記入力端子に接続され，エミッタがグラウンド端子または電源端子に接続されたバイポーラトランジスタと，
   前記バイポーラトランジスタのベースと前記入力端子との間に接続されたキャパシタとを有し，
   前記キャパシタは，半導体基板内に形成されたトレンチキャパシタであることを特徴とする保護回路。
2. 請求項１に記載する保護回路において，
   前記キャパシタは，前記バイポーラトランジスタの領域を区画する素子分離トレンチによって構成されることを特徴とする保護回路。
3. 請求項１または請求項２に記載する保護回路において，
   前記バイポーラトランジスタは，ＮＰＮバイポーラトランジスタであり，そのエミッタがグラウンド端子に接続されていることを特徴とする保護回路。
4. 請求項１または請求項２に記載する保護回路において，
   前記バイポーラトランジスタは，ＰＮＰバイポーラトランジスタであり，そのエミッタが電源端子に接続されていることを特徴とする保護回路。
5. 入力端子に印加される過電圧から内部回路を保護する保護回路において，
   ドレインが前記入力端子に接続され，ソースがグラウンド端子または電源端子に接続されたＭＯＳトランジスタと，
   前記ＭＯＳトランジスタのバックゲートとドレインとの間に接続されたキャパシタとを有し，
   前記キャパシタは，半導体基板内に形成されたトレンチキャパシタであることを特徴とする保護回路。
6. 請求項５に記載する保護回路において，
   前記キャパシタは，前記ＭＯＳトランジスタの領域を区画する素子分離トレンチによって構成されることを特徴とする保護回路。
7. 請求項５または請求項６に記載する保護回路において，
   前記ＭＯＳトランジスタは，ＮＭＯＳトランジスタであり，そのソースがグラウンド端子に接続されていることを特徴とする保護回路。
8. 請求項５または請求項６に記載する保護回路において，
   前記ＭＯＳトランジスタは，ＰＭＯＳトランジスタであり，そのソースが電源端子に接続されていることを特徴とする保護回路。
9. ＮＰＮ型のバイポーラトランジスタ領域を備え，その中のコレクタ領域が入力端子に接続され，エミッタ領域がグラウンド端子に接続される半導体装置において，
   前記バイポーラトランジスタ領域中のコレクタ領域と接するトレンチ部を有し，
   前記トレンチ部の内部には，
   前記トレンチ部の壁面に位置する絶縁膜と，
   前記絶縁膜を挟んで前記コレクタ領域と対向する導体領域とが配設され，
   前記導体領域は，前記バイポーラトランジスタ領域中のベース領域と接続することを特徴とする半導体装置。
10. ＰＮＰ型のバイポーラトランジスタ領域を備え，その中のコレクタ領域が入力端子に接続され，エミッタ領域が電源端子に接続される半導体装置において，
    前記バイポーラトランジスタ領域中のベース領域と接するトレンチ部を有し，
    前記トレンチ部の内部には，
    前記トレンチ部の壁面に位置する絶縁膜と，
    前記絶縁膜を挟んで前記ベース領域と対向する導体領域とが配設され，
    前記導体領域は，前記バイポーラトランジスタ領域中のコレクタ領域と接続することを特徴とする半導体装置。
11. 請求項９または請求項１０に記載する半導体装置において，
    前記トレンチ部は，前記バイポーラトランジスタ領域を区画する素子分離トレンチ部であることを特徴とする半導体装置。
12. Ｎチャネル型のＭＯＳトランジスタ領域を備え，その中のドレイン領域が入力端子に接続され，ソース領域がグラウンド端子に接続される半導体装置において，
    前記ＭＯＳトランジスタ領域中のバックゲート領域と接するトレンチ部を有し，
    前記トレンチ部の内部には，
    前記トレンチ部の壁面に位置する絶縁膜と，
    前記絶縁膜を挟んで前記バックゲート領域と対向する導体領域とが配設され，
    前記導体領域は，前記ＭＯＳトランジスタ領域中のドレイン領域と接続することを特徴とする半導体装置。
13. Ｐチャネル型のＭＯＳトランジスタ領域を備え，その中のドレイン領域が入力端子に接続され，ソース領域が電源端子に接続される半導体装置において，
    前記ＭＯＳトランジスタ領域中のバックゲート領域と接するトレンチ部を有し，
    前記トレンチ部の内部には，
    前記トレンチ部の壁面に位置する絶縁膜と，
    前記絶縁膜を挟んで前記バックゲート領域と対向する導体領域とが配設され，
    前記導体領域は，前記ＭＯＳトランジスタ領域中のドレイン領域と接続することを特徴とする半導体装置。
14. 請求項１２または請求項１３に記載する半導体装置において，
    前記トレンチ部は，前記ＭＯＳトランジスタの領域を区画する素子分離トレンチ部であることを特徴とする半導体装置。

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