KR101374421B1 - Ｇｇｎｍｏｓ 정전기 보호 소자 - Google Patents
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Abstract
실시예에 따른 ＧＧＮＭＯＳ 정전기 보호 소자는, 반도체 기판에 형성되는 소자 분리막; 상기 기판에 형성된 제 1 도전형의 딥 웰 영역; 상기 기판 내에 형성되고, 드리프트 영역인 제 2 도전형의 웰 영역; 상기 제 2 도전형의 웰 영역에 형성되고, 디퓨전 영역인 다수의 소스 및 드레인; 상기 기판 상에 형성되고, 상기 소스 및 드레인과 소정 간격을 두고 배치되는 게이트; 정전기 보호를 위한 커플링 커패시터로서, 상기 제 1 도전형의 딥 웰 영역 상측의 기판에 형성되는 커패시터 전극; 및 상기 커패시터 전극과 함께 정전기 보호를 위한 커플링 레지스터로서, 상기 소자 분리막 하측에 불순물이 주입된 영역인 불순물 저항 영역;을 포함한다.
Description
본 실시예는 GGNMOS 정전기 보호 소자에 관한 것이다.
반도체 장치가 점차 고집적화되면서, 정전기 보호를 위한 관심이 높아지고 있다. 각종 접촉에 의해 발생되는 순간 전압은 수mV 내지 수백V의 고전압으로 발생되기 때문에, 직접적으로 반도체 장치를 파괴할 수 있어 이를 보호하기 위한 연구가 끊임없이 지속되어 오고 있다.
종래의 Low voltage 5V ESD기술은 MOSFET, BJT, Diode를 활용하여 반도체 칩에 발생하는 정전기 신호가 인가되는 것을 제어하는 기술을 사용한다. 이러한 소자들 중, MOSFET 형태의 grounded gate NMOS(GGNMOS)는 5V이하의 보호 소자로 활용되고 있으며, 또한 응용기술로 High Voltage 소자에서도 시리즈 형태로 많이 사용되고 있다.
그러나, 이러한 정전기 신호의 제어를 개선하고자 주로 저항과 커패시터를 구성하여 트리거링 전압을 낮추는 방식을 사용한다. 하지만, 이러한 저항과 커패시터는 기존 GGNMOS보다 사이즈가 증가되어, 정전기 방전(Electro-Static Discharge, 이하 'ESD'라 함) 성능이 우수한 장점에도 불구하고 설계를 기피하는 경향이 있어, 사이즈를 개선할 수 있는 연구가 이루어지고 있다.
도 1은 종래의 GGNMOS 구조의 저항 및 커패시터를 갖는 정전기 보호소자의 레이아웃이다.
도 1에 도시된 바와 같이, 종래의 GGNMOS 구조의 정전기 보호소자는, ESD 보호 특성을 향상시키기 위하여 커패시터(C)의 용량을 크게 설계하여 칩 설계에 많은 부분을 차지하고 있으며, 저항(R)도 별도의 공간을 차지하여 칩 면적을 증가시키게 되는 단점을 가지고 있다.
반도체 장치의 구성은, 드리프트 영역(12)에 대한 디퓨전 영역(13,14)의 오버랩 마진을 확보하기 위한 일환으로, 드레인 디퓨전(14)(또는 소스 디퓨전(13))이 게이트(15)로부터 일정한 거리를 두고 떨어진 구조이다. 그리고, 이러한 반도체 장치는 게이트(15), 소스 디퓨전(13), 웰 영역(10)의 웰 픽-업(11)을 함께 묶어 회로 상의 Vss파워 라인에 연결하고, 드레인 디퓨전(14)만 단독으로 Vdd 파워라인 또는 개별I/O 패드에 연결하여 사용될 수 있다.
본 발명에서는, 기존의 GGNMOS 구조를 개선하여, 보다 작은 면적의 사이즈를 갖는 정전기 보호소자를 제안함으로써, 집적도를 향상시키고 I/O패드 외부에 발생되는 고전압으로부터 반도체 장치를 보호할 수 있는 GGNMOS 정전기 보호 소자를 제공하고자 한다.
실시예에 따른 ＧＧＮＭＯＳ 정전기 보호 소자는, 반도체 기판에 형성되는 소자 분리막; 상기 기판에 형성된 제 1 도전형의 딥 웰 영역; 상기 기판 내에 형성되고, 드리프트 영역인 제 2 도전형의 웰 영역; 상기 제 2 도전형의 웰 영역에 형성되고, 디퓨전 영역인 다수의 소스 및 드레인; 상기 기판 상에 형성되고, 상기 소스 및 드레인과 소정 간격을 두고 배치되는 게이트; 정전기 보호를 위한 커플링 커패시터로서, 상기 제 1 도전형의 딥 웰 영역 상측의 기판에 형성되는 커패시터 전극; 및 상기 커패시터 전극과 함께 정전기 보호를 위한 커플링 레지스터로서, 상기 소자 분리막 하측에 불순물이 주입된 영역인 불순물 저항 영역;을 포함한다.
또한, 다른 실시예에 따른 ＧＧＮＭＯＳ 정전기 보호 소자는, 반도체 기판에 형성되는 소자 분리막; 상기 기판에 형성된 제 1 도전형의 딥 웰 영역; 상기 기판 내에 형성되고, 드리프트 영역인 제 2 도전형의 웰 영역; 상기 제 2 도전형의 웰 영역에 형성되고, 디퓨전 영역인 다수의 소스 및 드레인; 상기 기판 상에 형성되고, 상기 소스 및 드레인과 소정 간격을 두고 배치되는 게이트; 정전기 보호를 위한 커플링 커패시터로서, 상기 제 1 도전형의 딥 웰 영역 상측의 기판에 형성되는 커패시터 전극; 및 상기 커패시터 전극과 함께 정전기 보호를 위한 커플링 레지스터로서, 상기 제 1 도전형의 딥 웰 영역에 불순물이 주입되으로써 형성되는 저항 영역;을 포함한다.
또한, 또 다른 실시예의 ＧＧＮＭＯＳ 정전기 보호 소자는, 상기 커패시터 전극은 상기 게이트 각각과 연결되도록 형성된다.
실시예에 따른 정전기 보호 소자는 커패시터 전극 및 저항 영역을 소자 분리 영역에 형성시킨다. 즉, 실시예에 따른 정전기 보호 소자는 소자 분리 영역의 내측에 정의되는 영역에 따로 상기 커패시터 전극 및 상기 저항부를 형성하기 위한 공간을 필요로 하지 않는다.
따라서, 실시예에 따른 정전기 보호 소자는 전체적인 크기를 줄일 수 있고, 집적도를 향상시킬 수 있다. 특히, 상기 저항 영역은 절연막 등에 중첩될 수 있고, 실시예에 따른 반도체 소자는 전체적인 평면적을 줄일 수 있다.
또한, 상기 저항 영역은 제 2 도전형의 불순물을 포함하여 형성될 수 있다. 이에 따라서, 상기 저항 영역은 높은 저항을 가질 수 있다. 이에 따라서, 상기 저항 영역 짧은 길이로 형성되어, 원하는 저항을 가질 수 있다. 따라서, 실시예에 따른 정전기 보호 소자는 상기 저항 영역으로 사용되는 면적을 줄이고, 전체적인 집적도를 향상시킬 수 있다.
도 1은 종래의 정전기 보호 소자에 따를 경우에 커패시터와 저항에 의한 사이즈 증대를 보여주기 위한 도면.
도 2는 종래의 정전기 보호 소자를 포함하는 반도체 장치의 회로도.
도 3은 실시예에 따른 정전기 보호 소자를 도시한 평면도.
도 4는 도 3에서 A-A`를 따라서 절단한 단면을 도시한 단면도.
도 5는 도 3에서 B-B`를 따라서 절단한 단면을 도시한 단면도.
도 6은 도 3에서 C-C`를 따라서 절단한 단면을 도시한 단면도.
도 7은 다른 실시예에 따른 정전기 보호 소자를 도시한 평면도.
도 8은 도 7에서 D-D`를 따라서 절단한 단면을 도시한 단면도.
도 9는 또 다른 실시예에 따른 정전기 보호 소자를 도시한 평면도.
도 2는 종래의 정전기 보호 소자를 포함하는 반도체 장치의 회로도.
도 3은 실시예에 따른 정전기 보호 소자를 도시한 평면도.
도 4는 도 3에서 A-A`를 따라서 절단한 단면을 도시한 단면도.
도 5는 도 3에서 B-B`를 따라서 절단한 단면을 도시한 단면도.
도 6은 도 3에서 C-C`를 따라서 절단한 단면을 도시한 단면도.
도 7은 다른 실시예에 따른 정전기 보호 소자를 도시한 평면도.
도 8은 도 7에서 D-D`를 따라서 절단한 단면을 도시한 단면도.
도 9는 또 다른 실시예에 따른 정전기 보호 소자를 도시한 평면도.
실시 예의 설명에 있어서, 각 기판, 영역, 전극, 층 또는 막 등이 각 기판, 영역, 전극, 층 또는 막 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 2는 종래의 정전기 보호 소자를 포함하는 반도체 장치의 회로도를 나타낸다.
도 2에 도시된 바와 같이, 상기 반도체 장치는 입력 패드(50), 정전기 보호 소자(60) 및 내부 회로(70)를 포함한다. 정전기 보호 소자(60)는 노드(N1)와 접지(GND) 사이에 결합된 게이트(G) 결합 NMOS 트랜지스터(MN3), 커패시터(C1) 및 저항(R1)을 포함한다.
상기 커패시터(C1)는 게이트(G) 결합 NMOS 트랜지스터(MN3)의 게이트(G)와 드레인(D) 사이에 결합되어 있고, 저항(R1)은 게이트(G) 결합 NMOS 트랜지스터(MN3)의 게이트(G)와 소스 사이에 결합되어 있다. 내부 회로(70)는 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)로 구성된 버퍼를 포함한다.
상기 정전기 보호 소자(60)는 입력 패드(50)로 양의 과전압을 가지는 정전기가 유입될 경우에 전류의 경로를 형성하여 입력 패드(50)와 내부 회로(70)가 결합된 노드(N1)의 전압의 크기를 일정 범위로 제한함으로써 내부 회로(70)를 보호한다. 게이트(G) 결합 NMOS 트랜지스터(MN3)는 게이트(G)가 접지(GND)에 결합되어 있지 않고 일정한 전압이 인가된다. 노드(N2), 즉 게이트(G) 결합 NMOS 트랜지스터(MN3)의 게이트(G) 단자는 저항(R1)과 커패시터(C1)의 값에 의해 결정되는 일정한 값을 갖는다.
도 3은 실시예에 따른 정전기 보호 소자를 도시한 평면도이고, 도 4는 도 3에서 A-A`를 따라서 절단한 단면을 도시한 단면도이고, 도 5는 도 3에서 B-B`를 따라서 절단한 단면을 도시한 단면도이고, 도 6은 도 3에서 C-C`를 따라서 절단한 단면을 도시한 단면도이다.
도 3 내지 도 6을 참조하면, 실시예에 따른 정전기 보호 소자는 기판, 소자 분리막(210), 딥 n웰영역(200), 게이트(G), 디퓨전 영역인 드레인(D)과 소스(S), p웰(22) 및 p형 접속부(21)를 포함한다. 그리고, ESD 보호 소자로서, 커플링 커패시터인 커패시터 전극(310)과, 커플링 레지스터로 역할을 수행하는 불순물이 주입된 저항 영역(400)을 포함한다.
특히, 본 실시예에 따라 정전기 보호 소자로서, 상기 커패시터 전극(310)은 기판의 딥 n웰영역(200)상에 형성되며, 상기 저항부(400)는 웰영역 내에서 STI 등의 소자 분리막(210) 아래에 형성된다. 이러한 구조를 통해서, 상기 커패시터 전극(310)을 형성하기 위하여 폴리실리콘을 별도의 영역에 설치할 필요가 없게 되고, 상기 저항부(400)를 형성시킴에 따른 사이즈 증가를 억제할 수 있다.
한편, 기판은 전체적으로 제 1 도전형 불순물을 포함할 수 있다. 이에 따라서, 기판은 제 1 도전형의 특성을 가진다. 예를 들어, 기판은 전체적으로 p형 불순물을 포함할 수 있다. p형 불순물의 예로서는 알루미늄 또는 보론 등을 들 수 있다.
상기 딥 n웰영역(200)은 불순물이 주입되어 있는 공간으로서, 기판에 형성된다. 즉, 상기 딥 n웰영역(200)은 상기 기판에 제 2 도전형 불순물이 도핑되어 형성될 수 있다. 상기 딥 n웰영역(200)은 n형 불순물이 저농도로 도핑되어 형성될 수 있다. 이에 따라서, 상기 딥 n웰영역(200)은 제 2 도전형의 특성을 가진다. 여기서, 상기 딥n웰 영역(200)은 제 1 도전형의 딥웰 영역, 상기 p웰(22)은 제 2 도전형의 웰 영역이라 할 수 있다.
상기 딥 n웰영역(200)은 상기 소스(S), 상기 드레인(D) 및 상기 게이트(G)가 형성되는 영역의 주위에 형성된다. 더 자세하게, 상기 딥 n웰영역(200)은 상기 소스(S), 상기 드레인(D) 및 상기 게이트(G)가 형성되는 영역의 주위를 따라서 연장되는 형상을 가질 수 있다. 상기 딥 n웰영역(200)은 탑측에서 보았을 때, 폐루프 형상을 가질 수 있다.
또한, 상기 딥 n웰영역(200)은 드리프트 영역인 p웰(22) 및 상기 p형 접속부(21)의 주위에 배치된다. 상기 딥 n웰영역(200)은 상기 p웰(22) 및 상기 p형 접속부(21)가 형성되는 영역의 주위를 따라서 형성된다.
즉, 상기 딥 n웰영역(200)은 폐루프 형상을 가지며, 내측에 다양한 소자들이 형성될 수 있는 반도체 소자 영역(101)을 정의할 수 있다. 즉, 상기 딥 n웰영역(200)은 반도체 소자 영역(101)의 주위를 둘러싸고, 상기 반도체 소자 영역(101)을 외부의 영역과 분리할 수 있다.
상기 게이트(G)는 상기 반도체 소자 영역(101) 내에 배치된다. 상기 게이트(G)는 상기 소스(S) 및 상기 드레인(D) 사이에 배치된다. 상기 게이트(G)는 상기 기판(100) 상에 배치된다. 상기 게이트(G)로 사용되는 물질의 예로서는 폴리 실리콘 등을 들 수 있다.
상기 게이트(G)는 상기 커패시터 전극(310)과 전기적으로 연결될 수 있다. 상기 게이트(G)는 상기 저항부(400)와 연결될 수 있다. 상기 게이트(G)는 일 방향으로 연장되는 형상을 가질 수 있다.
상기 소스(S) 및 상기 드레인(D)은 디퓨전 영역으로서, 게이트(G)로부터 일정한 거리를 두고 떨어져 있으며, 이를 통해 드리프트 영역인 p웰(22)에 대한 디퓨전 영역(S,D)의 오버랩 마진을 확보할 수 있다. 그리고, 고전압 NMOS 소자의 경우, 드리프트 영역(22)의 확산에 의해 드레인(D) 영역과 소스(S) 영역이 전기적으로 연결되는 것을 예방하기 위하여 게이트(G) 하부의 채널 영역을 충분히 넓게 설정할 수 있다. 그리고, 상기 소스(S) 및 상기 드레인(D)은 고농도의 p형 불순물을 포함할 수 있다.
상기 드레인(D)은 그라운드와 연결될 수 있으며, 불순물이 주입된 영역인 상기 저항부(400)와 전기적으로 연결될 수 있다.
상기 게이트(G), 상기 드레인(D) 및 상기 소스(S)는 상기 게이트(G) 결합 NMOS 트랜지스터(MN3)를 구성할 수 있다.
상기 p웰(22)은 상기 반도체 소자 영역(101) 내에 배치된다. 상기 p웰(22)은 제 1 도전형의 불순물이 저농도로 도핑되어 형성될 수 있다. 예를 들어, 상기 p웰(22)은 p형 불순물을 저농도로 포함할 수 있다.
상기 p형 접속부(21)는 상기 반도체 소자 영역(101) 내에 형성되며, 상기 p웰(22)의 주위를 둘러싸도록 형성될 수 있다. 상기 p형 접속부(21)는 고농도는 제 1 도전형의 불순물을 포함할 수 있으며, 예를 들어, 상기 p형 접속부(21)는 고농도로 p형 불순물을 포함할 수 있다.
상기 p형 접속부(21)는 상기 드레인(D)과 연결되며, 그라운드와 연결될 수 있다.
상기 소자 분리막(210)은 상기 딥 n웰영역(200)에 형성된다. 상기 소자 분리막(210)은 STI공정에 의해서 형성될 수 있으며, 예를 들어, 실리콘 옥사이드 등과 같은 산화물 등으로 이루어질 수 있다.
상기 소자 분리막(210)은 상기 딥 n웰영역(200)에 형성되는 트렌치 내에 배치된다. 상기 소자 분리막(210)은 상기 반도체 소자 영역(101)의 주위를 둘러싼다. 즉, 상기 소자 분리막(210)은 상기 게이트(G), 상기 소스(S) 및 상기 드레인(D)이 형성된 영역의 주위를 둘러싼다.
상기 소자 분리막(210)은 탑측에서 보았을 때, 폐루프 형상을 가질 수 있다. 상기 소자 분리막(210)은 상기 반도체 소자 영역(101)의 주위를 따라서 연장된다.
도 3, 도 4 및 도 6에 도시된 바와 같이, 상기 커패시터 전극(310)은 상기 딥 n웰영역(200) 상에 형성된다. 상기 커패시터 전극(310)은 상기 딥 n웰영역(200)과 중첩된다.
자세하게, 상기 커패시터 전극(310)은 상기 딥 n웰영역(200)에 전체적으로 중첩될 수 있으며, 기판 상에서 폴리실리콘을 형성시키는 것에 의해 상기 커패시터 전극(310)을 형성할 수 있다. 특히, ESD 보호 특성을 유지하기 위한 커패시터 전극(310)을 설치하기 위하여 추가적인 면적이 필요하지 않도록, 기판 상에서 딥 n웰(200)을 따라 형성된다.
또한, 상기 커패시터 전극(310)과 함께 ESD 보호 특성을 유지하기 위한 저항부는, 소자 분리막(210) 하측에 불순물 주입 공정을 통해 형성된다. 따라서, 저항 형성을 위해서도, 추가적인 면적이 필요하지 않게 되므로, 소형화를 보다 효과적으로 도모할 수 있다.
상기 커패시터 전극(310)은 상기 소자 분리막(210)에 인접하여 형성될 수 있다. 상기 커패시터 전극(310) 및 상기 딥 n웰영역(200) 사이에 유전층(320)이 개재될 수 있다.
상기 커패시터 전극(310)은 상기 게이트(G), 상기 소스(S) 및 상기 드레인(D)이 형성된 영역의 주위에 배치된다. 상기 커패시터 전극(310)은 또한, 상기 커패시터 전극(310)은 상기 소자 분리막(210)의 주위를 둘러쌀 수 있다. 즉, 상기 커패시터 전극(310)은 상기 소자 분리막(210)의 주위를 따라서 연장될 수 있다. 상기 커패시터 전극(310)은 탑측에서 보았을 때, 폐루프 형상을 가질 수 있다.
상기 커패시터 전극(310)은 폴리 실리콘을 포함한다. 상기 커패시터 전극(310)으로 폴리 실리콘이 사용될 수 있다. 상기 커패시터 전극(310)은 상기 게이트(G)와 함께 형성될 수 있다.
또한, 도 9에 도시된 바와 같이, 상기 커패시터 전극(310) 및 상기 게이트(G) 전극은 서로 직접 연결될 수 있다. 더 자세하게, 상기 커패시터 전극(310) 및 상기 게이트(G) 전극은 서로 일체로 형성될 수 있다.
상기 커패시터 전극(310)에 인접하여, 상기 딥 n웰영역(200) 내에 제 1 접속 영역(330)이 상기 제 1 접속 영역(330)은 고농도의 제 2 도전형의 불순물을 포함할 수 있다. 상기 제 1 접속 영역(330)은 고농도의 n형 불순물을 포함할 수 있다. 즉, 상기 제 1 접속 영역(330)은 상기 딥 n웰영역(200)보다 더 높은 농도로 n형 불순물을 포함할 수 있다. 상기 제 1 접속 영역(330)은 상기 커패시터 전극(310)을 따라서 형성될 수 있다.
상기 제 1 접속 영역(330)은 상기 소스(S)와 연결될 수 있다. 상기 제 1 접속 영역(330)은 상기 딥 n웰영역(200)에 접속된다. 특히, 상기 커패시터 전극(310), 상기 유전층 및 상기 딥 n웰영역(200)은 커패시터(C1)를 구성할 수 있다. 이에 따라서, 상기 제 1 접속 영역(330)에 의해서, 상기 커패시터(C1) 및 상기 소스(S)가 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 상기 저항부(400)는 상기 딥 n웰영역(200) 내에 형성된다. 더 자세하게, 상기 저항부(400)는 상기 소자 분리막(210) 아래에 형성될 수 있으며, 제 1 도전형으로 이루어질 수 있다. 즉, 상기 저항부(400)는 제 1 도전형 불순물로서, 기판에 p형 불순물을 도핑함으로써 형성될 수 있다.
상기 저항부(400)는 기판 내에서 소자 분리막(210)을 따라 일 방향으로 연장되는 형상을 가질 수 있다. 상기 저항부(400)는 p형 불순물의 농도에 따라서 그 저항을 다양하게 변화시킬 수 있으며, 이에 따라서, 상기 저항부(400)는 짧은 길이에도 높은 저항을 가질 수 있다.
상기 저항부(400)의 양 끝단에는 제 2 접속 영역(410) 및 제 3 접속 영역(430)이 형성된다. 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)은 상기 소자 분리막(210)을 관통할 수 있다. 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)은 제 1 도전형을 가질 수 있으며, 고농도의 p형 불순물을 포함할 수 있다. 즉, 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)은 상기 저항부(400)보다 더 높은 농도로 p형 불순물을 포함할 수 있다.
상기 제 2 접속 영역(410)은 상기 게이트(G)와 전기적으로 연결되고, 상기 제 3 접속 영역(430)은 그라운드와 연결될 수 있다. 그리고, 상기 제 3 접속 영역(430)은 상기 드레인(D)과 연결되고, 상기 p형 접속부(21)와 연결될 수 있다.
상기 저항부(400), 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)은 저항(R1)을 구성할 수 있다.
도 7은 다른 실시예에 따른 정전기 보호 소자를 도시한 평면도이고, 도 8은 도 7에서 D-D`를 따라서 절단한 단면을 도시한 단면도이다.
도 7 및 도 8에 도시된 바와 같이, 정전기 보호 소자의 저항 역할을 수행하는 상기 저항부(400)는 상기 소자 분리막(210)과 중첩되지 않도록 기판 내에 형성될 수 있다.
즉, 커패시터 전극(310)의 양단이 소정 간격을 두고 떨어지도록 형성되어 있는 경우에, 불순물이 주입된 저항부(400)는 커패시터 전극(310)이 형성되어 있지 않은 기판 내에 형성될 수 있다. 상기 저항부(400)는 상기 소자 분리막(210) 일측의 상기 딥 n웰영역(200) 내에 형성될 수 있다.
이와 같이, 상기 저항부(400)가 상기 소자 분리막(210) 옆에 배치되므로, 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)을 형성하기 위해서, 상기 소자 분리막(210)의 일부가 오픈되지 않는다. 이에 따라서, 도 7 및 도 8에서는 상기 제 2 접속 영역(410) 및 상기 제 3 접속 영역(430)은 보다 간단한 구조로 형성될 수 있다.
앞서 설명한 바와 같이, 실시예에 따른 정전기 보호 소자는 상기 커패시터 전극(310) 및 상기 저항부(400)를 상기 딥 n웰영역(200)에 형성시킨다. 즉, 실시예에 따른 정전기 보호 소자는 딥 n웰영역(200)의 내측에 정의되는 영역에 따로 상기 커패시터 전극(310) 및 상기 저항부(400)를 형성하기 위한 공간을 필요로 하지 않는다.
따라서, 실시예에 따른 정전기 보호 소자는 전체적인 크기를 줄일 수 있고, 집적도를 향상시킬 수 있다. 특히, 상기 저항부(400)는 상기 소자 분리막(210) 등에 중첩될 수 있고, 실시예에 따른 정전기 보호 소자는 전체적인 평면적을 줄일 수 있다.
또한, 상기 저항부(400) 제 2 도전형의 불순물을 포함하여 형성될 수 있으며, 불순물 농도에 따라 상기 저항부(400)는 높은 저항(R1)을 가질 수 있다. 그리고, 실시예에 따른 정전기 보호 소자는 상기 저항부(400)로 사용되는 면적을 줄이고, 전체적인 집적도를 향상시킬 수 있다.
이상으로, 실시예에서는 정전기 보호 소자를 중점적으로 설명하였지만, 이에 한정되지 않는다. 즉, 커패시터 및 저항이 필요한 다양한 반도체 소자에 본 실시예가 적절하게 변형되어 적용될 수 있다.
또한, 이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (6)
- 반도체 기판에 형성되는 소자 분리막;
상기 기판에 형성된 제 1 도전형의 딥 웰 영역;
상기 기판 내에 형성되고, 드리프트 영역인 제 2 도전형의 웰 영역;
상기 제 2 도전형의 웰 영역에 형성되고, 디퓨전 영역인 다수의 소스 및 드레인;
상기 기판 상에 형성되고, 상기 소스 및 드레인과 소정 간격을 두고 배치되는 게이트;
정전기 보호를 위한 커플링 커패시터로서, 상기 제 1 도전형의 딥 웰 영역 상측의 기판에 형성되는 커패시터 전극; 및
상기 커패시터 전극과 함께 정전기 보호를 위한 커플링 레지스터로서, 상기 소자 분리막 하측에 불순물이 주입된 영역인 불순물 저항 영역;을 포함하고,
상기 불순물 저항 영역과 커패시터 전극에 의하여 상기 게이트 전압이 결정되는 ＧＧＮＭＯＳ 정전기 보호 소자. - 제 1 항에 있어서,
상기 커패시터 전극은, 상기 제 1 도전형의 딥 웰 영역을 따라서 상기 기판 상에 형성되는 ＧＧＮＭＯＳ 정전기 보호 소자. - 제 1 항에 있어서,
상기 커패시터 전극은, 상기 기판 내에서 상기 제 2 도전형의 웰 영역의 주위를 감싸는 형상으로 이루어지는 ＧＧＮＭＯＳ 정전기 보호 소자. - 반도체 기판에 형성되는 소자 분리막;
상기 기판에 형성된 제 1 도전형의 딥 웰 영역;
상기 기판 내에 형성되고, 드리프트 영역인 제 2 도전형의 웰 영역;
상기 제 2 도전형의 웰 영역에 형성되고, 디퓨전 영역인 다수의 소스 및 드레인;
상기 기판 상에 형성되고, 상기 소스 및 드레인과 소정 간격을 두고 배치되는 게이트;
정전기 보호를 위한 커플링 커패시터로서, 상기 제 1 도전형의 딥 웰 영역 상측의 기판에 형성되는 커패시터 전극; 및
상기 커패시터 전극과 함께 정전기 보호를 위한 커플링 레지스터로서, 상기 제 1 도전형의 딥 웰 영역에 불순물이 주입되으로써 형성되는 저항 영역;을 포함하고,
상기 저항 영역과 커패시터 전극에 의하여 상기 게이트 전압이 결정되는 ＧＧＮＭＯＳ 정전기 보호 소자. - 제 4 항에 있어서,
상기 커패시터 전극의 양단은 소정 간격을 두고 이격되도록 형성되고,
상기 저항 영역은 상기 커패시터 전극의 양단 사이의 기판 내에 형성되는 ＧＧＮＭＯＳ 정전기 보호 소자. - 제 4 항에 있어서,
상기 커패시터 전극은 상기 게이트 각각과 연결되도록 형성되는 ＧＧＮＭＯＳ 정전기 보호 소자.
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| KR20070000706A (ko) * | 2005-06-28 | 2007-01-03 | 주식회사 하이닉스반도체 | 반도체 집적회로용 정전기 방전 보호소자 |
| JP2007053314A (ja) | 2005-08-19 | 2007-03-01 | Toyota Motor Corp | 保護回路および半導体装置 |
| KR100770451B1 (ko) | 2005-12-28 | 2007-10-26 | 매그나칩 반도체 유한회사 | 마이크로 칩의 정전 방전 구조 |
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2012
- 2012-05-16 KR KR1020120051768A patent/KR101374421B1/ko not_active IP Right Cessation
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