JP2007281178A - 半導体装置 - Google Patents
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Abstract
【解決手段】電源端子N1と接地端子N2の間に、第1の閾値電圧を有する第1のNMOSトランジスタQ1と、前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のNMOSトランジスタQ2とを並列に接続して構成された静電気保護回路Qを有する。第2のNMOSトランジスタQ2におけるゲート絶縁膜4の膜厚は、第1のNMOSトランジスタQ1におけるゲート絶縁膜5の膜厚よりも薄く構成される。Q1のソース/ドレイン領域7bと、Q2のソース/ドレイン領域7dとを電源端子N1に接続する。Q1のソース/ドレイン領域7aおよびゲート電極5a、Q2のソース/ドレイン領域7cおよびゲート電極5b、基板1を接地端子N2に接続する。
【選択図】図1
Description
本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した図面であり、(A)は回路図、(B)は静電気保護回路における部分断面図である。
本発明の実施形態2に係る半導体装置について図面を用いて説明する。図3は、本発明の実施形態2に係る半導体装置の構成を模式的に示した図面であり、(A)は回路図、(B)は静電気保護回路における部分平面図、(C)はX−X´間の部分断面図である。
本発明の実施形態3に係る半導体装置について図面を用いて説明する。図5は、本発明の実施形態3に係る半導体装置の構成を模式的に示した部分断面図である。
本発明の実施形態4に係る半導体装置について図面を用いて説明する。図6は、本発明の実施形態4に係る半導体装置の構成を模式的に示した図面であり、(A)は静電気保護回路における部分平面図、(B)はY−Y´間の部分断面図である。
本発明の実施形態5に係る半導体装置について図面を用いて説明する。図7は、本発明の実施形態5に係る半導体装置の構成を模式的に示した回路図である。
本発明の実施形態6に係る半導体装置について図面を用いて説明する。図8は、本発明の実施形態6に係る半導体装置の構成を模式的に示した回路図である。
1a Nウェル
1b Pウェル
2、2a、2b、2c、2d 素子分離領域
3 第1ゲート絶縁膜
3a 開口部
4 第2ゲート絶縁膜
5a、5c 第1ゲート電極
5b、5d 第2ゲート電極
7a、7b、7c、7d N型不純物領域
8a、8b、8c、8d、8e、8f、8g N型不純物領域
9a、9b、9c、9d、9e、9f、9g、9h ビア
10 層間絶縁膜
11a、11b、11c P型不純物領域
12a、12b、12c、12d、12e ビア
12f、12g、12h、12i、12j ビア
13a、13b、13c、13d、13e、13f、13g N型不純物領域
Q 静電気保護回路
Q1、Q11、Q12 NMOSトランジスタ(厚膜型)
Q2、Q21、Q22 NMOSトランジスタ(薄膜型)
Q3 PMOSトランジスタ
Q4 内部回路
Q5、51、52 NMOSトランジスタ
VDD 電源配線
GND 接地配線
VDD1 第1電源配線
VDD2 第2電源配線
SIG 信号配線
N1 電源端子(第1電源端子)
N2 接地端子
N3 第2電源端子
N4 信号端子
Claims (10)
- 2つの外部端子の間に、第1の閾値電圧を有する第1のMOSトランジスタと、前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のMOSトランジスタとを並列に接続して構成された静電気保護回路を有することを特徴とする半導体装置。
- 前記第2のMOSトランジスタにおけるゲート絶縁膜の膜厚は、前記第1のMOSトランジスタにおけるゲート絶縁膜の膜厚よりも薄く構成されることを特徴とする請求項1記載の半導体装置。
- 前記第1のMOSトランジスタと前記第2のMOSトランジスタとは、同一基板上に形成されていることを特徴とする請求項1又は2記載の半導体装置。
- 前記2つの外部端子のうち第1の外部端子は、電源端子、入力信号端子、及びデータ出力端子のいずれか一つであり、
前記2つの外部端子のうち第2の外部端子は、接地端子であることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。 - 前記2つの外部端子以外の第3の外部端子を有し、
前記第1の外部端子と前記第3の外部端子の間に他の静電気保護回路が接続されていることを特徴とする請求項4記載の半導体装置。 - 前記第1のMOSトランジスタ及び前記第2のMOSトランジスタは、NMOSトランジスタであり、
前記他の静電気保護回路は、PMOSトランジスタであることを特徴とする請求項5記載の半導体装置。 - 前記第1のMOSトランジスタのソースとドレインの一方を前記第1の外部端子に接続し、
前記第2のMOSトランジスタのソースとドレインの一方を前記第1の外部端子に接続し、
前記第1のMOSトランジスタのソースとドレインの他方およびゲート電極を前記第2の外部端子に接続し、
前記第2のMOSトランジスタのソースとドレインの他方およびゲート電極を前記第2の外部端子に接続し、
前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのチャネルを構成する基板又はウェルを前記第2の外部端子に接続したことを特徴とする請求項4乃至6のいずれか一に記載の半導体装置。 - 前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのチャネルは、第1のウェルにて構成され、
前記第1のウェルと基板の間に、前記第1のウェルおよび前記基板と逆導電型の第2のウェルを有し、
前記第2のウェルを前記第1の外部端子に接続したことを特徴とする請求項7記載の半導体装置。 - 前記第1のMOSトランジスタと前記第2のMOSトランジスタは隣り合い、
前記第1のMOSトランジスタのソースとドレインの一方と前記第2のMOSトランジスタのソースとドレインの一方が共通していることを特徴とする請求項1乃至8のいずれか一に記載の半導体装置。 - 前記第1のMOSトランジスタと前記第2のMOSトランジスタは隣り合い、
前記第1のMOSトランジスタのソースとドレインの一方と前記第2のMOSトランジスタのソースとドレインの一方とを分離する素子分離領域を有することを特徴とする請求項1乃至8のいずれか一に記載の半導体装置。
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