CN108063134B - 一种基于soi工艺的nmos器件及其构成的静电保护电路 - Google Patents
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- 238000005516 engineering process Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000012212 insulator Substances 0.000 claims abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 4
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 claims abstract 2
- 230000005669 field effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路,其中,该NMOS器件的P阱形成为低压P阱,该器件的栅极形成为高压栅极;所述NMOS器件为多指并联结构;所述NMOS器件的源漏区未掺杂NLDD和PHALO。当本发明的NMOS器件用于静电保护时,若输入高压,则可以达到普通低压NMOS一样的ESD保护性能,同时其栅极又不会因为一直工作在高压下而发生失效。
Description
技术领域
本发明涉及集成电路领域,尤其涉及一种基于SOI工艺的NMOS器件及其构成的静电保护电路。
背景技术
静电保护(ESD)是集成电路(IC)设计中的重要环节,随着工艺越来越先进,尤其是在新型的SOI(Silicon-On-Insulator,绝缘体硅片)工艺中,由于埋氧层(BOX)的存在,顶层硅(Si)厚度相比传统CMOS工艺要薄很多,而ESD电流通常又非常大,这就使得ESD电流更加难以泄放,同时电流趋于集中使得散热问题更为严重,因此器件更容易被烧毁,导致其ESD保护能力成为一大瓶颈。
如图1所示,为常用Gate-Ground NMOS(简称GGNMOS)的静电保护电路,通常GGNMOS由于需要较大尺寸,因此常采用多指并联结构(图中以两个NMOS并联为例)。其中,图2为PD-SOI(部分耗尽SOI)工艺下的 GGNMOS剖示图,图3为FD-SOI(全耗尽SOI)工艺下的GGNMOS剖示图,两者分别包括埋氧层1、P阱2、源极3、漏极4和栅极5,且栅极5和源极3 短接到地GND,漏极4接到焊盘PAD(即输入端)上。当有正的ESD脉冲加到PAD时,漏极(N+)-P阱-源极(N+)形成的寄生三极管NPN导通放电。图2和图3的区别在于:图2中GGNMOS具有一个P阱2,该P阱2设置在埋氧层1上,源极3、漏极4间隔设置在P阱2顶部形成的凹槽中,栅极5覆盖在源极3与漏极4之间的P阱2上;图3中GGNMOS的源极3、漏极4间隔设置在埋氧层1上,且源极3与漏极4之间分别通过一P阱2隔开,栅极5覆盖在源极3与漏极4之间的P阱2上。
再次参阅图2和图3,NMOS的源漏区存在有N型LDD轻掺杂区(NLDD) 和P型HALO掺杂区(PHALO),用以减小NMOS在正常沟道导通时产生的短沟道效应。由于NLDD/PHALO的存在,在发生ESD现象时,对于高压NMOS 其导通电压会非常高,在NLDD/PHALO结处非常容易发生尖端放电,从而引发击穿,器件烧毁。
另外,众所周知,在同一工艺中通常存在两种器件,分别是低压器件(LV device)和高压器件(HV device)。其中,低压NMOS和高压NMOS的漏/源极都是N型重掺杂区,两者通常采用完全相同工艺条件(离子注入浓度相同、深度相同),换句话说,低压NMOS与高压NMOS的漏/源极通常是一样的,不同的是,低压NMOS的栅、P阱、NLDD、PHALO都是低压的,而高压NMOS的栅、P阱、NLDD、PHALO都是高压的。以0.13umSOI工艺为例,有低压1.2V器件(LV)和高压3.3V器件(HV)两种,通常会用低压器件作为ESD保护结构去保护对应的低压电路,而用高压器件作为ESD保护结构去保护对应的高压电路。例如,对于一个正常工作在3.3V的PAD,则采用3.3V 的NMOS做ESD保护。
图4为低压NMOS和高压NMOS的ESD性能对比图,其中虚线对应低压NMOS,实线对应高压NMOS。A(A’)、B(B’)、C(C’)分别是触发点、保持点、二次击穿点。可见,高压NMOS的触发电压(A点电压)比较高(因为触发电压主要有两方面的贡献,一方面由漏极-P阱的反向击穿电压决定,而低压NMOS与高压NMOS的漏极通常是一样的,但是P阱不一样,低压P 阱掺杂更浓。反向击穿电压越低,相同ESD电压下的漏极-P阱的漏电流越大,则ESDNMOS越容易被触发。另一方面,ESD现象发生时,由于栅极与漏极之间存在耦合电容,栅极会被耦合到一定的电压使得NMOS沟道弱导通,从而加大漏极-P阱的漏电流,使得ESD NMOS更容易被触发)。高压NMOS的二次击穿电流(C点电流)小、二次击穿电压(C点电压)也低于触发电压(A 点电压)。因而,在使用多指并联结构(multi-finger)的高压NMOS实现ESD 保护时,很容易发生部分NMOS的寄生BJT先行导通泄放ESD电流,而一旦发生部分导通,电压就会迅速降低(如图A点到B点所示),然后随着电流增加,电压重新增大,不过直到C点发生二次击穿,电压也不足以让其余未导通的寄生BJT导通放电,所以高压NMOS的ESD保护能力比低压NMOS 差很多。因此,对于图1所示的ESD保护电路,当NMOS为低压NMOS用于低压电路时能实现较好的ESD保护,当NMOS为高压NMOS用于高压电路时则ESD保护能力较差。
发明内容
针对上述现有技术的不足,本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路,以使其在用于高压电路时也能实现较好的ESD保护功能。
为了实现上述目的,本发明一方面提供一种基于SOI工艺的NMOS器件,其包括埋氧层、P阱、源极、漏极和栅极,其中,该器件的P阱形成为低压P 阱,该器件的栅极形成为高压栅极。
进一步地,所述NMOS器件为多指并联结构。
进一步地,所述NMOS器件的源漏区未掺杂NLDD和PHALO。
进一步地,所述P阱设置在埋氧层上,所述源极和漏极间隔设置在P阱顶部形成的凹槽中,所述栅极覆盖在源极与漏极之间的P阱上。
进一步地,所述源极和漏极间隔设置在埋氧层上,且源极与漏极之间分别通过一P阱隔开,所述栅极覆盖在源极与漏极之间的P阱上。
本发明另一方面提供一种静电保护电路,该电路包括前述的NMOS器件,其中,该NMOS器件的栅极通过电阻接地,源极接地,漏极接输入端。
通过采用上述技术方案,本发明具有如下有益效果:当本发明的NMOS 器件用于静电保护时,若输入高压,则可以达到普通低压NMOS一样的ESD 保护性能,同时其栅极又不会因为一直工作在高压下而发生失效。
附图说明
图1为常用的GGNMOS静电保护电路的原理图;
图2为传统基于PD-SOI工艺的NMOS器件的结构剖示图;
图3为传统基于FD-SOI工艺的NMOS器件的结构剖示图;
图4为低压NMOS器件和高压NMOS器件的ESD性能对比图;
图5为本发明基于PD-SOI工艺的NMOS器件的结构剖示图;图6为本发明基于FD-SOI工艺的NMOS器件的结构剖示图;
图7为本发明静电保护电路的原理图。
具体实施方式
为使本发明更加明显易懂,兹以优选实施例,并配合附图作详细说明如下。
正如前面背景技术所述,在图1所示的静电保护电路中,当PAD输入高压信号时,若采用传统高压NMOS则ESD保护能力较差,若采用传统低压 NMOS则其低压栅极很容易被高压击穿引起失效。对此,本发明提出一种改进的NMOS器件,该器件将传统低压NMOS的低压栅极替换为高压栅极,并去掉NLDD/PHALO掺杂区,而P阱仍保持为低压P阱。采用这一新型结构后,当用于图1所示的静电保护电路中时,若PAD输入高压,则可以达到普通低压NMOS一样的ESD保护性能,同时其栅极又不会因为一直工作在高压下而发生失效。需要说明的是,此处的高压栅极是指正常电压工作范围为高压(通常范围2.5V~5V)的栅极,低压栅极是指正常电压工作范围为低压(通常范围1V~1.8V)的栅极,高压栅极比低压栅极厚;高压P阱是指传统高压 (通常范围2.5V~5V)NMOS中的P阱,低压P阱是指传统低压(通常范围 1V~1.8V)NMOS中的P阱,高压P阱掺杂一般比低压P阱掺杂浓(以0.13um 工艺为例,高压P阱掺杂浓度为1*1016/cm3~9*1016/cm3,低压P阱掺杂浓度为1*1017/cm3~9*1017/cm3)。
此外,本发明的改进点还在于省略了传统NMOS器件中的NLDD/PHALO 掺杂区,从而可以避免NLDD/PHALO处在ESD状态下的尖端放电发生。由于短沟道效应是NMOS正常工作在沟道开启时考虑的,而本发明的NMOS只是用于ESD保护电路,正常工作时(非ESD状态),由于栅极接地,NMOS 是关闭的,所以无需考虑短沟道效应。
上述改进同时适用于PD-SOI工艺和FD-SOI工艺,如图5和图6所示。图5中NMOS具有一个P阱2,该P阱2设置在埋氧层1上,源极3、漏极4 间隔设置在P阱2顶部形成的凹槽中,栅极5覆盖在源极3与漏极4之间的P 阱2上;图6中NMOS的源极3、漏极4间隔设置在埋氧层1上,且源极3 与漏极4之间分别通过一P阱2隔开,栅极5覆盖在源极3与漏极4之间的P 阱2上。其中,图5和图6中的栅极均为高压栅极,P阱均为低压P阱。
本发明另一方面提供一种静电保护电路,该电路的结构如图7所示,包括前述改进的NMOS器件,该NMOS器件的源极短接到地GND,漏极接输入端PAD。另外,由于本发明的器件的栅极采用高压栅极(厚栅),相比采用低压栅极的NMOS,其沟道发生弱导通所需的耦合电压更高。因此,在栅极- 漏极耦合电容不变的情况下,将栅极直接接地改为串联一个电阻R接地(电阻阻值建议大于1k欧姆),这样由于漏极-栅极之间的耦合电容C与栅极串联电阻R形成的RC耦合效应使得栅极在ESD发生时的瞬态能够被耦合到更高的电压,使得ESD NMOS更快的被触发,也就是降低了前面所说的触发电压,从而进一步提升ESD保护能力。
以上仅是本发明的部分实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (4)
1.一种静电保护电路,其特征在于,该电路包括基于FD-SOI工艺的NMOS器件,其包括埋氧层、P阱、源极、漏极和栅极,该NMOS器件的P阱形成为低压P阱,低压P阱是指传统低压NMOS中的P阱,低压的范围为1V~1.8V,低压P阱基于0.13um工艺,其掺杂浓度为1*1017/cm3~9*1017/cm3,该NMOS器件的栅极形成为高压栅极,高压栅极是正常电压工作范围为2.5V~5V的栅极,其中,该NMOS器件的栅极通过电阻接地,源极接地,漏极接输入端,输入端输入高压,以达到普通低压NMOS一样的ESD保护性能,同时栅极不会因为一直工作在高压下而发生失效;所述源极和漏极间隔设置在埋氧层上,且源极与漏极之间分别通过一P阱隔开,所述栅极覆盖在源极与漏极之间的P阱上。
2.根据权利要求1所述的静电保护电路,其特征在于,所述NMOS器件为多指并联结构。
3.根据权利要求1所述的静电保护电路,其特征在于,所述NMOS器件的源漏区未掺杂NLDD和PHALO。
4.根据权利要求1所述的静电保护电路,其特征在于,所述电阻的阻值大于1 kΩ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711250882.7A CN108063134B (zh) | 2017-12-01 | 2017-12-01 | 一种基于soi工艺的nmos器件及其构成的静电保护电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711250882.7A CN108063134B (zh) | 2017-12-01 | 2017-12-01 | 一种基于soi工艺的nmos器件及其构成的静电保护电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108063134A CN108063134A (zh) | 2018-05-22 |
CN108063134B true CN108063134B (zh) | 2021-02-05 |
Family
ID=62135767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711250882.7A Active CN108063134B (zh) | 2017-12-01 | 2017-12-01 | 一种基于soi工艺的nmos器件及其构成的静电保护电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108063134B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111403381A (zh) * | 2019-08-21 | 2020-07-10 | 中国科学院上海微系统与信息技术研究所 | 一种静电保护结构及静电保护电路 |
CN111403380B (zh) * | 2019-08-21 | 2023-07-25 | 中国科学院上海微系统与信息技术研究所 | 一种静电保护结构及静电保护电路 |
CN111933639A (zh) * | 2020-07-03 | 2020-11-13 | 中国科学院上海微系统与信息技术研究所 | 一种用于高压容限电路的静电保护结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3734413B2 (ja) * | 1999-10-26 | 2006-01-11 | 株式会社リコー | 静電保護用mos型ダイオード、並びに入出力保護回路及びそれを備えた半導体装置 |
US20070235809A1 (en) * | 2006-04-06 | 2007-10-11 | Elpida Memory, Inc. | Semiconductor device |
CN102054865A (zh) * | 2009-11-05 | 2011-05-11 | 上海华虹Nec电子有限公司 | 用作静电保护结构的mos晶体管及其制造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120010471A (ko) * | 2010-07-26 | 2012-02-03 | 주식회사 하이닉스반도체 | 반도체 장치의 보호 회로 및 그 제조 방법 |
-
2017
- 2017-12-01 CN CN201711250882.7A patent/CN108063134B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
CN108063134A (zh) | 2018-05-22 |
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |