JP6471557B2 - 半導体装置および半導体装置の試験方法 - Google Patents

半導体装置および半導体装置の試験方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の試験方法に関する。
パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）では、出力段用の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）や制御回路用の横型ＭＯＳＦＥＴと、これらＭＯＳＦＥＴなどをサージから保護する保護素子と、を同一の半導体チップに形成する構成が公知である。このようなパワーＩＣの保護素子として、例えば縦型ダイオードが用いられる。従来の半導体装置の保護素子の構造について、縦型ダイオードを用いた場合を例に説明する。図６は、従来の半導体装置の構造を示す説明図である。図６（ａ）には従来の保護素子１００の平面レイアウトを示し、図６（ｂ）には図６（ａ）の切断線Ｚ−Ｚ’における断面構造を示す。
図６に示すように、従来の保護素子１００は、ｎ-型ドリフト層１０１となるｎ-型半導体基板（半導体チップ）のおもて面側にｐ-型アノード領域１０２を備え、裏面側にｎ+型カソード層１０８を備えた縦型ダイオードである。ｐ-型アノード領域１０２の内部には、ｐ-型アノード領域１０２の中央付近に、アノード電極１０４とのコンタクト（電気的接触部）となるｐ++型コンタクト領域１０３が選択的に設けられている。ｎ+型カソード層１０８はカソード電極１０９を介して電源電圧端子（以下、Ｖｃｃ端子とする）に電気的に接続され、ｐ-型アノード領域１０２はｐ++型コンタクト領域１０３、アノード電極１０４および配線層１０６を介してＧＮＤパッド（接地端子）１０７に電気的に接続されている。図６には、保護素子１００と同一の半導体基板に形成された保護素子１００以外のデバイス（出力段や制御回路など）は図示省略する。図６（ａ）では、アノード電極１０４および層間絶縁膜１０５を図示省略する。
このような従来の保護素子１００を備えた半導体装置では、Ｖｃｃ端子からサージが入ったときに、ｐ-型アノード領域１０２とｎ-型ドリフト層１０１との間のｐｎ接合１１１に逆方向電圧がかかり、当該ｐｎ接合１１１から空乏層１１２が広がる。ｐｎ接合１１１にかかる逆方向電圧が空乏層１１２の両端にかかる電位差（拡散電位）より大きい所定電圧（降伏電圧）を超えると、ｎ+型カソード層１０８から、ｎ-型ドリフト層１０１、ｐ-型アノード領域１０２、ｐ++型コンタクト領域１０３、アノード電極１０４および配線層１０６を経てＧＮＤパッド１０７へとサージ電流が流れる。保護素子１００は、保護素子１００と同一の半導体基板に形成された保護素子１００以外のデバイスの耐圧よりも低い逆方向電圧（耐圧）でブレークダウン（降伏）するように設定され、当該デバイスをサージから保護する。符号１１３は、電界が集中してブレークダウンが起きやすい箇所である。
このような保護素子を備えた半導体装置として、次の装置が提案されている。ｎ型半導体基板はＭＯＳＦＥＴ領域およびガードリング領域に区分され、それぞれの領域ごとにまたは少なくともガードリング領域にｐ型ウェル領域が形成されている。ｐ型ウェル領域の不純物プロファイルと、ｎ+型基板からの不純物の上方拡散プロファイルとが、ｎ型エピタキシャル層の不純物プロファイルが隠れる程度以上に接触してｐｎ接合ダイオードが形成されている。このｐｎ接合ダイオードの逆方向降伏電圧は、常用動作電圧より大きく、かつ半導体素子の耐圧より小さく設定されている（例えば、下記特許文献１（第２頁右下欄１８行目〜第３頁左上欄４行目、第１図）参照。）。
また、別の装置として、同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、トランジスタの降伏動作時の抵抗よりダイオードの降伏動作時の抵抗を小さく、かつ、トランジスタの二次降伏電流よりダイオードの二次降伏電流を大きくした装置が提案されている（例えば、下記特許文献２参照。）。また、別の装置として、縦型バイポーラトランジスタのおもて面電極と、横型ＭＯＳＦＥＴのドレイン電極とを金属電極配線により電気的に接続し、高ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）電圧や高サージ電圧が印加されたときに、縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する装置が提案されている（例えば、下記特許文献３参照。）。
また、別の装置として、次の装置が提案されている。ＥＳＤ保護回路はＭＩＳＦＥＴを有し、ＭＩＳＦＥＴのチャネルボディとデータ入出力端子との間に、ベースが高レベル側電源端子に接続され寄生バイポーラトランジスタが形成されている。高レベル側電源端子に正の電源電圧が与えられた通常の動作条件では、寄生バイポーラトランジスタはオフを保ち、高レベル側電源端子がオープンで、データ入出力端子に正電圧が与えられたＥＳＤ試験では、寄生バイポーラトランジスタが動作する（例えば、下記特許文献４（第００２９段落、第１図）参照。）。下記特許文献４では、通常動作時とＥＳＤ試験時とで保護素子の耐圧を変化させている。
特開平３−０４９２５７号公報 特開２０１０−２８７９０９号公報 特開２００３−３３８６０４号公報 特開２００３−０７８０２１号公報
しかしながら、上述した従来の保護素子を備えたパワーＩＣでは、製品の動作電圧よりも高い電圧を印加して保護素子以外のデバイスに初期不良が生じている製品を取り除くスクリーニング（選別）試験を行う場合、次の問題が生じる虞がある。保護素子を構成する縦型ダイオードの耐圧は、保護素子と同一の半導体基板に形成される例えば制御回路用の横型ＭＯＳＦＥＴの保護を重視し、当該横型ＭＯＳＦＥＴよりも低い耐圧に設定される。このため、スクリーニング試験において製品の動作電圧よりも高い電圧を印加したときに、保護素子に大電流が流れることで絶縁破壊などが生じ保護素子自体が破壊に至る虞がある。上記特許文献４のように状況に応じて保護素子の耐圧を変化させる場合においても、パワーＩＣが高電圧・大電流であることから、保護素子自体が破壊に至る虞がある。
この発明は、上述した従来技術による問題点を解消するため、保護素子が破壊に至ることを防止し、かつ保護素子と同一の半導体基板に形成されたデバイスの初期不良を精度よく検出することができる半導体装置および半導体装置の試験方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の表面層に第２導電型の第１半導体領域を選択的に設けてなるダイオードが構成されている。前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２半導体領域と離して、かつ前記第２半導体領域よりも外側に、第１導電型の第３半導体領域が選択的に設けられている。第１電極は、前記第２半導体領域に電気的に接続され、かつ第１電位に接続されている。第２電極は、前記半導体基板に電気的に接続され、かつ前記第１電位よりも高い第２電位に接続されている。前記第３半導体領域に、浮遊電位の第３電極が電気的に接続されている。第１導電型はｎ型であり、第２導電型はｐ型である。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の内部に、前記第３半導体領域と離して、かつ前記第３半導体領域よりも外側に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第５半導体領域および第４電極をさらに備える。前記第５半導体領域は、前記第１半導体領域の内部の、前記第２半導体領域と前記第３半導体領域との間に選択的に設けられている。前記第４電極は、前記第５半導体領域に電気的に接続され、かつ前記第１電位に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードと同一の前記半導体基板に、前記ダイオードよりも耐圧の高い半導体素子を備える。そして、前記半導体素子の特性を確認する試験時に、前記第３電極は前記第１電位よりも高い第３電位に接続され、前記第２電極を介して前記半導体素子に所定電圧が印加されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードと同一の前記半導体基板に設けられた、前記ダイオードよりも耐圧の高い半導体素子をさらに備える。そして、前記半導体素子の特性を確認する試験時に、前記第３電極は前記第１電位よりも高い第３電位に接続され、前記第２電極を介して前記半導体素子に所定電圧が印加される。このとき、前記第１半導体領域の不純物濃度または前記第３半導体領域の不純物濃度もしくはその両方は、前記試験に前記半導体基板、前記第１半導体領域および前記第５半導体領域からなる寄生バイポーラダイオードが前記所定電圧よりも高い電圧でスナップバックするように設定されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の試験方法は、ダイオードと、前記ダイオードよりも耐圧の高い半導体素子と、を同一の第１導電型の半導体基板に備えた半導体装置の試験方法であって、次の特徴を有する。前記ダイオードは、前記半導体基板の表面層に第２導電型の第１半導体領域を選択的に設けてなる。さらに、前記ダイオードは、第２導電型の第２半導体領域および第１導電型の第３半導体領域を備える。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられており、前記第１半導体領域よりも不純物濃度が高い。前記第３半導体領域は、前記第１半導体領域の内部に、前記第２半導体領域と離して、かつ前記第２半導体領域よりも外側に選択的に設けられている。第１導電型はｎ型であり、第２導電型はｐ型である。前記半導体素子の特性を確認する試験時に、前記第２半導体領域に第１電位を印加し、前記半導体基板に前記第１電位よりも高い第２電位を印加することで前記半導体素子に所定電圧を印加し、前記第３半導体領域に前記第１電位よりも高い第３電位を印加する。
また、この発明にかかる半導体装置の試験方法は、上述した発明において、前記所定電圧は、前記ダイオードが降伏する逆方向電圧よりも高いことを特徴とする。
上述した発明によれば、ダイオードの第１半導体領域に選択的に設けられた浮遊電位の第３半導体領域を、スクリーニング試験時に第１電位よりも高い第３電位に短絡することで、スクリーニング試験時にダイオードがブレークダウンしたとしても、ダイオードに流れる電流を抑制することができる。これにより、保護素子の発熱を抑制した状態で、ダイオードと同一の半導体基板に形成されたダイオード以外のデバイスに高いスクリーニング試験電圧を印加することができる。また、上述した発明によれば、保護素子にｎｐｎ寄生バイポーラトランジスタを形成してサージ電流の吸収能力を高めた場合においても、ダイオードと同一の半導体基板に形成されたダイオード以外のデバイスに高いスクリーニング試験電圧を印加することができる。
本発明にかかる半導体装置および半導体装置の試験方法によれば、保護素子が破壊に至ることを防止し、かつ保護素子と同一の半導体基板に形成されたデバイスの初期不良を精度よく検出することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す説明図である。 実施の形態１にかかる半導体装置に形成された保護素子の耐圧特性を示す特性図である。 実施の形態２にかかる半導体装置の構造を示す説明図である。 実施の形態３にかかる半導体装置の構造を示す説明図である。 実施の形態３にかかる半導体装置に形成された保護素子の耐圧特性を示す特性図である。 従来の半導体装置の構造を示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の試験方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す説明図である。図１（ｂ）には、実施の形態１にかかる半導体装置の一例として、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴと、制御回路用の横型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）と、これらのＭＯＳＦＥＴをサージから保護する保護素子１０と、を同一の半導体基板（半導体チップ）上に設けた車載用のハイサイド型パワーＩＣの断面構造を示す。図１（ａ）は保護素子１０の平面レイアウトであり（アノード電極４および層間絶縁膜５を図示省略）、図１（ｂ）の保護素子１０は図１（ａ）の切断線Ａ−Ａ’における断面構造である。図１（ｂ）には、保護素子１０の、保護素子１０以外のデバイスに初期不良が生じている製品を取り除くスクリーニング試験時の状態を示す。初期不良とは、製品仕様と異なる特性変化が生じていることである。
図１に示すように、実施の形態１にかかる半導体装置は、保護素子１０および後述する縦型ＭＯＳＦＥＴ５０のｎ-型ドリフト層１となるｎ-型半導体基板（半導体チップ）に互いに離して配置された出力段部、回路部および保護素子部を備える。出力段部には、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴとして、例えばトレンチゲート構造の縦型ＭＯＳＦＥＴ５０が配置されている。出力段部において、基板おもて面側には縦型ＭＯＳＦＥＴ５０のＭＯＳゲート構造が設けられている。縦型ＭＯＳＦＥＴ５０のＭＯＳゲート構造は、トレンチ５１、ゲート絶縁膜５２、ゲート電極５３、ｐ型ベース領域５４、ｎ+型ソース領域５５およびｐ++型コンタクト領域５６からなる一般的なトレンチゲート構造である。
縦型ＭＯＳＦＥＴ５０のｎ+型ソース領域５５およびｐ++型コンタクト領域５６は、ソース電極５７に接続され、第１ソース配線層５８を介して基板おもて面側に設けられた図示省略する出力パッド（出力（ＯＵＴ）端子）に電気的に接続されている。ｎ-型半導体基板の裏面全体にわたってｎ+型半導体層８が設けられ、ｎ+型半導体層８の表面全体にわたって裏面電極９が設けられている。ｎ+型半導体層８は、縦型ＭＯＳＦＥＴ５０のドレイン層として機能する。裏面電極９は、ＧＮＤパッド７の電位よりも高電位（第２電位）の電源電圧端子（以下、Ｖｃｃ端子とする）に接続されている。裏面電極９は、縦型ＭＯＳＦＥＴ５０のドレイン電極として機能する。
回路部には、制御回路用の横型ＣＭＯＳや、回路素子７１、電源回路７２などの各回路が設けられている。ここでは、制御回路用の横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ６０のみを図示する。回路部において、基板おもて面の表面層には、ｐ-型ベース領域６１が選択的に設けられている。ｐ-型ベース領域６１には、横型ｎチャネルＭＯＳＦＥＴ６０のＭＯＳゲート構造が設けられている。横型ｎチャネルＭＯＳＦＥＴ６０のＭＯＳゲート構造は、ｎ+型ソース領域６２、ｎ+型ドレイン領域６３、ゲート絶縁膜６４およびゲート電極６５からなる一般的なプレーナゲート構造である。
また、ｐ-型ベース領域６１には、横型ｎチャネルＭＯＳＦＥＴ６０の周囲を囲むように、ｐ-型ベース領域６１を深さ方向に貫通するｐ+型拡散領域６６が設けられている。ｐ+型拡散領域６６は、横型ｎチャネルＭＯＳＦＥＴ６０の耐圧を確保するためのガードリングとして機能する。ｐ+型拡散領域６６の内部には、ｐ++型コンタクト領域６７が選択的に設けられている。ソース電極６８は、ｎ+型ソース領域６２、ｐ+型拡散領域６６およびｐ++型コンタクト領域６７を介して、バックゲートであるｐ-型ベース領域６１に電気的に接続されている。また、ソース電極６８は、第２ソース配線層６９を介してＧＮＤパッド７に電気的に接続されている。
制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴや、デプレッション型ＭＯＳＦＥＴ、抵抗素子など回路素子７１の各素子は、ドレイン電極（不図示）を介して、横型ｎチャネルＭＯＳＦＥＴ６０のｎ+型ドレイン領域６３に電気的に接続され各種インバータ回路を構成している。回路素子７１は、電源回路７２を介して、基板おもて面の表面層に選択的に設けられた高電位側ｎ+型拡散領域７３に接続されている。電源回路７２は、高耐圧の回路素子（不図示）によって構成されており、電源電位（Ｖｃｃ端子の電位）を受けて回路素子７１に低電位を出力し、各種インバータ回路に電源電圧を供給している。
保護素子部には、ｎ-型半導体基板（ｎ-型ドリフト層１）のおもて面にｐ-型アノード領域（第１半導体領域）２を備え、裏面にカソード層として機能するｎ+型半導体層８を備えた縦型ダイオードである保護素子１０が設けられている。保護素子１０は、保護素子１０と同一の半導体基板に形成された保護素子１０以外のデバイス（例えば出力段用の縦型ＭＯＳＦＥＴ５０や制御回路用の横型ＣＭＯＳなど）の耐圧よりも低い耐圧に設定され、当該デバイスをサージから保護する機能を有する。具体的には、ｐ-型アノード領域２は、ｎ-型半導体基板のおもて面の表面層に選択的に設けられている。ｐ-型アノード領域２の内部には、基板おもて面に露出されるように、ｐ++型コンタクト領域（第２半導体領域）３が選択的に設けられている。ｐ++型コンタクト領域３は、例えばｐ-型アノード領域２の中央付近に設けられていてもよい。ｐ++型コンタクト領域３は、アノード電極４とのコンタクトをとるための高濃度領域である。アノード電極（第１電極）４は、ｐ++型コンタクト領域３に接するとともに、第１配線層６を介してＧＮＤパッド７に電気的に接続されている。第１配線層６は、例えば、アノード電極４からＧＮＤパッド７へ向う直線状の平面レイアウトで配置されている。ＧＮＤパッド７は、例えば、保護素子１０の形成領域よりも外側に配置されている。
また、ｐ-型アノード領域２の内部には、基板おもて面に露出されるように、ｐ++型コンタクト領域３と離してｎ+型高濃度領域（第３半導体領域）１１が選択的に設けられている。ｎ+型高濃度領域１１は、スクリーニング試験時にＧＮＤパッド７の電位（第１電位）よりも高電位（第３電位）に接続され、ｐ-型アノード領域２を流れる電流を制限する機能を有する。ｎ+型高濃度領域１１は、ｐ++型コンタクト領域３よりも、電界が集中しやすいｐ-型アノード領域２のコーナー部（ｐ-型アノード領域２のカソード側外周端）１６側に配置されることが好ましい。例えば、ｎ+型高濃度領域１１は、ｐ++型コンタクト領域３の周囲を囲む略矩形環状の平面レイアウトで配置されていてもよい。また、ｎ+型高濃度領域１１は、ｐ-型アノード領域２を挟んでｐ++型コンタクト領域３の周囲の一部と対向する平面レイアウト（例えば一部が開いた状態の略矩形状（以下、開矩形状とする））で配置されていてもよい。ｐ++型コンタクト領域３とｎ+型高濃度領域１１との間、およびｎ+型高濃度領域１１と他のデバイスとの間において、基板おもて面は例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のような厚い層間絶縁膜５で覆われている。
コンタクト電極（第３電極）１２は、ｎ+型高濃度領域１１に接するとともに、層間絶縁膜５によってアノード電極４と電気的に絶縁されている。また、コンタクト電極１２は、第２配線層１３を介して例えば制御回路の高電位配線（不図示）や外部パッド（不図示）などに電気的に接続されている。コンタクト電極１２は、例えば、ｎ+型高濃度領域１１と同じ平面レイアウトで配置されていてもよい。このとき、ｎ+型高濃度領域１１と第１配線層６とが深さ方向に対向する部分においては、コンタクト電極１２と第１配線層６とは絶縁層（不図示）によって電気的に絶縁される。また、コンタクト電極１２は、例えば、ｎ+型高濃度領域１１と異なる平面レイアウトで、ｎ+型高濃度領域１１の一部と接するように配置されてもよい。例えば、略矩形環状の平面レイアウトでｎ+型高濃度領域１１が配置されている場合、コンタクト電極１２は、ｎ+型高濃度領域１１の１辺を横切るように配置された第１配線層６と深さ方向に対向しないように、ｎ+型高濃度領域１１の残りの３辺に接する例えば開矩形状の平面レイアウトで配置されてもよい。
通常時（製品としての使用時）、コンタクト電極１２は、開放（オープン）された状態であり、フローティング（浮遊）電位となっている。このため、ｎ+型高濃度領域１１がフローティング電位となり、ｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂから空乏層１５ｂは広がらない。一方、スクリーニング試験時、コンタクト電極１２は、ＧＮＤパッド７よりも高電位点に短絡（クローズ）され、所定電圧を印加した状態となる。例えば、コンタクト電極１２には、第２配線層１３を介して、ＧＮＤパッド７よりも高電位点となる制御回路の高電位配線や外部パッドから電圧が印加される。これによって、ｎ+型高濃度領域１１がＧＮＤパッド７よりも高電位に接続され、ｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂから空乏層１５ｂが広がる。すなわち、コンタクト電極１２は、スクリーニング試験用のパッドとして用いられる。
第２配線層１３は第１配線層６と電気的に絶縁されていればよく、第２配線層１３の平面レイアウトはコンタクト電極１２の平面レイアウトに合わせて種々変更可能である。例えば、第２配線層１３は、コンタクト電極１２の表面に接する例えば開矩形状に、かつ開矩形状の１辺から外側（制御回路の高電位配線や外部パッド側）へ向う直線状に引き出された平面レイアウトで配置されていてもよい。第２配線層１３を介してコンタクト電極１２と制御回路の高電位配線や外部パッドとが電気的に接続された構成に代えて、スクリーニング試験時に、第２配線層１３を介してコンタクト電極１２と電源電圧電位のｎ-型半導体基板とが短絡するよう制御される構成としてもよい。裏面電極９は、保護素子１０のカソード電極（第２電極）とし機能する。
次に、保護素子１０の動作について説明する。図２は、実施の形態１にかかる半導体装置に形成された保護素子の耐圧特性を示す特性図である。通常時、Ｖｃｃ端子からサージが入ったときに、ｐ-型アノード領域２とｎ-型ドリフト層１との間の第１ｐｎ接合１４ａに逆方向電圧がかかり、第１ｐｎ接合１４ａから空乏層１５ａが広がる。第１ｐｎ接合１４ａにかかる逆方向電圧が空乏層１５ａの両端にかかる電位差（拡散電位）より大きい所定電圧（降伏電圧）Ｖ２を超えると、電界が集中しやすいｐ-型アノード領域２のコーナー部１６においてブレークダウン（降伏）が起きる。この第１ｐｎ接合１４ａによるブレークダウンによって、ｎ+型カソード層（ｎ+型半導体層８）から、ｎ-型ドリフト層１、ｐ-型アノード領域２、ｐ++型コンタクト領域３、アノード電極４および第１配線層６を順に通ってＧＮＤパッド７へとサージ電流が流れる。保護素子１０を流れるサージ電流は、第１ｐｎ接合１４ａにかかる逆方向電圧の増加に伴って所定の傾きで直線的に増加する。保護素子１０は、保護素子１０と同一の半導体基板に形成された保護素子１０以外のデバイスの耐圧Ｖ４よりも低い降伏電圧（耐圧）Ｖ２でブレークダウンするように設定されている。このため、保護素子１０によってサージ電流を吸収することにより、保護素子１０と同一の半導体基板に形成された保護素子１０以外のデバイスに大電流が流れることを防止することができる。また、通常時、コンタクト電極１２は開放され、フローティング状態となっている。このため、Ｖｃｃ端子からサージが入ったとき、ｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂから空乏層１５ｂは広がらない。すなわち、通常時、保護素子１０を流れるサージ電流は制限されないため、保護素子１０によるサージ電流の吸収能力は低下しない。通常時における保護素子１０の動作抵抗は、ｐ-型アノード領域２の不純物濃度などによって決まる。
一方、スクリーニング試験時、製品内部の保護素子１０以外のデバイスの動作を確認するために、Ｖｃｃ端子には、製品の動作電圧Ｖ１以上でかつ保護素子１０以外のデバイスの耐圧Ｖ４以下の電圧（以下、スクリーニング試験電圧とする）Ｖ３が印加される。例えば、製品の動作電圧Ｖ１が１５Ｖ程度である場合、スクリーニング試験電圧Ｖ３は２０Ｖ程度であってもよい。これにより、通常時と同様にｐ-型アノード領域２とｎ-型ドリフト層１との間の第１ｐｎ接合１４ａに逆方向電圧がかかり、第１ｐｎ接合１４ａから空乏層１５ａが広がる。このため、第１ｐｎ接合１４ａによるブレークダウンが起きた場合、通常時と同様にカソード側からＧＮＤパッド７へ向って電流が流れる。本発明においては、このとき、コンタクト電極１２に第２配線層１３を介して例えば外部パッドからＧＮＤパッド７よりも高電位を印加し、ｎ+型高濃度領域１１をＧＮＤパッド７よりも高電位に接続することで、ｐ-型アノード領域２を流れる電流を制限する。具体的には、ｎ+型高濃度領域１１をＧＮＤパッド７よりも高電位に接続することで、ｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂに逆方向電圧をかけて、当該第２ｐｎ接合１４ｂからも空乏層１５ｂを広げる。これにより、降伏電圧Ｖ２からスクリーニング試験電圧Ｖ３より大きい所定電圧までの範囲４３において、保護素子１０に流れる電流の増加量（傾き）が通常時に保護素子１０に流れる電流の増加量よりも小さくなる。このため、スクリーニング試験時における保護素子１０に流れる電流４２を、通常時にスクリーニング試験電圧Ｖ３と同電圧を印加したときに保護素子１０に流れる電流４１よりも小さくすることができる。すなわち、スクリーニング試験時に第１ｐｎ接合１４ａによるブレークダウンが起きたとしても、第２ｐｎ接合１４ｂから広がる空乏層１５ｂによってｐ-型アノード領域２を流れる電流が制限され、保護素子１０の動作抵抗が大きくなる。すなわち、スクリーニング試験における保護素子１０の動作抵抗は、ｐ-型アノード領域２の不純物濃度およびｎ+型高濃度領域１１の不純物濃度などによって決まる。例えば、スクリーニング試験は、本来、保護素子１０が動作しないスクリーニング試験電圧Ｖ３で行うが、デバイスの動作電圧Ｖ１や保護素子１０の降伏電圧Ｖ２のばらつきにより、保護素子１０の降伏電圧Ｖ２がスクリーニング試験電圧Ｖ３よりも小さくなる場合がある（Ｖ２＜Ｖ３）。このような場合に、保護素子１０が発熱して破壊に至ることを防止することができる。
以上、説明したように、実施の形態１によれば、保護素子を構成するダイオードのｐ-型アノード領域に選択的に設けられた浮遊電位のｎ+型高濃度領域を、スクリーニング試験時にＧＮＤパッドよりも高電位に短絡することで、スクリーニング試験時に保護素子がブレークダウンしたとしても、保護素子に流れる電流を抑制することができる。これにより、保護素子に大電流が流れることを防止することができ、保護素子の発熱を抑制した状態で、保護素子と同一の半導体基板に形成された保護素子以外のデバイスに高いスクリーニング試験電圧を印加して当該デバイスの特性変化を確認することができる。したがって、保護素子自体が破壊に至ることを防止することができるとともに、初期不良を含む製品を精度よくスクリーニングすることができる。また、通常時、ｎ+型高濃度領域を解放したままの状態とすることで、保護素子に流れる電流は抑制されないため、保護素子と同一の半導体基板に形成された保護素子以外のデバイスをサージから保護することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置の構造を示す説明図である。図３（ａ）には保護素子２０の平面レイアウトを示し（アノード電極４および層間絶縁膜５を図示省略）、図３（ｂ）には図３（ａ）の切断線Ｂ−Ｂ’における断面構造を示す。図３（ｂ）は保護素子２０のスクリーニング試験時の状態である。実施の形態２にかかる半導体装置に形成された保護素子２０が実施の形態１の保護素子１０と異なる点は、ｐ-型アノード領域２の内部に、ｎ+型高濃度領域１１と離して、かつｎ+型高濃度領域１１よりも外側に、ｐ-型アノード領域２よりも不純物濃度の高いｐ+型高濃度領域（第４半導体領域）２１を選択的に設けている点である。
ｐ+型高濃度領域２１は、ｐ-型アノード領域２の外周付近に、基板おもて面からｐ-型アノード領域２と同程度の深さで配置される。また、ｐ+型高濃度領域２１は、ｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂから広がる空乏層１５ｂがｐ+型高濃度領域２１に達しない程度に、ｎ+型高濃度領域１１と離して配置される。ｐ+型高濃度領域２１の深さ方向と直交する横方向（基板おもて面に平行な方向）の位置は、ｐ+型高濃度領域２１によってｐ-型アノード領域２の外周付近のｐ型不純物濃度を高めることができる位置であればよい。このため、ｐ+型高濃度領域２１は、横方向においてｎ-型ドリフト層１に接していてもよいし、ｐ-型アノード領域２の外周端よりも若干内側に位置していてもよいし、ｐ-型アノード領域２の外周端よりも若干外側に張り出していてもよい。図３には、ｐ+型高濃度領域２１がｐ-型アノード領域２の外周端よりも若干内側に位置する（すなわち、横方向においてｐ+型高濃度領域２１とｎ-型ドリフト層１との間にｐ-型アノード領域２が存在する）場合を示す。また、ｐ+型高濃度領域２１の深さは、ｐ+型高濃度領域２１によってｐ-型アノード領域２のコーナー部１６付近のｐ型不純物濃度を高めることができる深さであればよい。このため、ｐ+型高濃度領域２１は、深さ方向においてｎ-型ドリフト層１に接していてもよいし、ｐ-型アノード領域２の深さよりも若干浅くてもよいし、ｐ-型アノード領域２の深さよりも若干深くてもよい。ｐ+型高濃度領域２１は、ｎ+型高濃度領域１１の周囲を囲む略矩形環状の平面レイアウトで配置されていてもよいし、ｐ-型アノード領域２の外周付近の一部に配置されていてもよい。
次に、保護素子２０の動作について説明する。保護素子２０の動作が実施の形態１の保護素子１０の動作と異なる点は、ｐ-型アノード領域２（またはｐ-型アノード領域２およびｐ+型高濃度領域２１）とｎ-型ドリフト層１との間の第１ｐｎ接合１４ａによるブレークダウン箇所がｐ-型アノード領域２のコーナー部１６に限定される点である。実施の形態２においては、ｐ-型アノード領域２の外周付近にｐ+型高濃度領域２１を設けることで、ｐ-型アノード領域２のコーナー部１６付近のｐ型不純物濃度がｐ-型アノード領域２の中央部付近の不純物濃度よりも高くなっている。このため、第１ｐｎ接合１４ａによるブレークダウン時に保護素子２０に流れる電流は、ｎ-型ドリフト層１からｐ-型アノード領域２のコーナー部１６のｐ型不純物濃度の高い部分、すなわちｐ+型高濃度領域２１を経てｐ-型アノード領域２に入り、ｎ+型高濃度領域１１の下側を通ってｐ++型コンタクト領域３へと向う。これにより、第１ｐｎ接合１４ａにかかる逆方向電圧が降伏電圧Ｖ２を超えたときに生じるブレークダウン箇所を確実にｐ-型アノード領域２のコーナー部１６に限定することができる。このため、スクリーニング試験時、第１ｐｎ接合１４ａによるブレークダウンによりｐ-型アノード領域２を流れる電流は、ｐ-型アノード領域２のコーナー部１６から、第１，２ｐｎ接合１４ａ，１４ｂからそれぞれ広がる空乏層１５ａ，１５ｂ間を通ってｐ++型コンタクト領域３へと流れることとなる。このとき、ｐ-型アノード領域２を流れる電流は、第２ｐｎ接合１４ｂから広がる空乏層１５ｂ付近を通過することで抑制される。したがって、ｐ-型アノード領域２を流れる電流をより効果的に制御することができ、保護素子１０の動作抵抗をさらに大きくすることができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図４は、実施の形態３にかかる半導体装置の構造を示す説明図である。図４（ａ）には保護素子３０の平面レイアウトを示し（アノード電極４および層間絶縁膜５を図示省略）、図４（ｂ）には図４（ａ）の切断線Ｃ−Ｃ’における断面構造を示す。図４（ｂ）は保護素子３０のスクリーニング試験時の状態である。実施の形態３にかかる半導体装置に形成された保護素子３０が実施の形態２の保護素子２０と異なる点は、ｐ++型コンタクト領域３とｎ+型高濃度領域１１との間に、ＧＮＤパッド７と同電位のｎ++型高濃度領域（以下、低電位ｎ++型領域（第５半導体領域）とする）３１を選択的に設けている点である。
低電位ｎ++型領域３１は、ｐ-型アノード領域２の内部において基板おもて面に露出され、かつｐ++型コンタクト領域３およびｎ+型高濃度領域１１と離して配置される。低電位ｎ++型領域３１は、コンタクト電極（第４電極）３２および第１配線層６を介してＧＮＤパッド７に電気的に接続されている。低電位ｎ++型領域３１は、低電位ｎ++型領域３１に電流が流れたときにｎ-型ドリフト層１をコレクタとし、ｐ-型アノード領域２をベースとするｎｐｎ寄生バイポーラトランジスタ３３のエミッタとして機能する。低電位ｎ++型領域３１は、例えば、ｐ++型コンタクト領域３の周囲を囲む略矩形環状の平面レイアウトで配置されていてもよいし、ｐ-型アノード領域２を挟んでｐ++型コンタクト領域３の周囲の一部と対向する平面レイアウト（例えば開矩形状）で配置されていてもよい。低電位ｎ++型領域３１とｎ+型高濃度領域１１との間において、基板おもて面は層間絶縁膜５で覆われている。コンタクト電極３２は、低電位ｎ++型領域３１に接するとともに、第１配線層６を介してＧＮＤパッド７に電気的に接続されている。また、コンタクト電極３２は、層間絶縁膜５によってコンタクト電極１２と電気的に絶縁されている。コンタクト電極３２は、例えば、ｎ+型高濃度領域１１と同じ平面レイアウトで配置されていてもよい。
次に、保護素子３０の動作について説明する。図５は、実施の形態３にかかる半導体装置に形成された保護素子の耐圧特性を示す特性図である。保護素子３０の動作が実施の形態２の保護素子２０の動作と異なる点は、動作時に、ｎ-型ドリフト層１をコレクタとし、ｐ-型アノード領域２をベースとし、低電位ｎ++型領域３１をエミッタとするｎｐｎ寄生バイポーラトランジスタ３３が動作する点である。具体的には、ｐ-型アノード領域２とｎ-型ドリフト層１との間の第１ｐｎ接合１４ａにかかる逆方向電圧が降伏電圧Ｖ２を超えたとき、実施の形態１と同様に、第１ｐｎ接合１４ａによるブレークダウンによりカソード側からＧＮＤパッド７へ向って電流（通常時はサージ電流）が流れる。そして、所定電圧（以下、スナップバック開始電圧とする）Ｖ５で低電位ｎ++型領域３１に電流が流れることでｎｐｎ寄生バイポーラトランジスタ３３が動作してスナップバックを開始し、ｎ-型ドリフト層１からｐ-型アノード領域２および低電位ｎ++型領域３１を通ってＧＮＤパッド７へ電流が流れる。このため、通常時における保護素子３０によるサージ電流の吸収能力を、ｎｐｎ寄生バイポーラトランジスタ３３に流れる電流量分、高めることができる。通常時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ５は、ｐ-型アノード領域２の不純物濃度などによって決まる。
一方、スクリーニング試験は、本来、保護素子３０が動作しないスクリーニング試験電圧で行う。しかし、デバイスの動作電圧Ｖ１や保護素子３０の降伏電圧Ｖ２のばらつきにより、通常時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ５がスクリーニング試験電圧Ｖ３よりも小さくなる場合がある（Ｖ５＜Ｖ３）。この場合、例えば、従来の保護素子１００（図６参照）にｎｐｎ寄生バイポーラトランジスタのエミッタとして機能する低電位ｎ++型領域を設けた構成の保護素子では、スクリーニング試験時に上述した通常時と同様に動作しｎｐｎ寄生バイポーラトランジスタがスナップバックしてしまう。このため、保護素子と同一の半導体基板に形成された保護素子以外のデバイスに高電圧を印加することができず、スクリーニング試験を正常に行うことができない虞がある。それに対して、実施の形態３においては、第１ｐｎ接合１４ａによるブレークダウン時、実施の形態１と同様にｐ-型アノード領域２とｎ+型高濃度領域１１との間の第２ｐｎ接合１４ｂから広がる空乏層１５ｂによってｐ-型アノード領域２を流れる電流が制限される。これにより、保護素子３０に流れる電流を小さくすることができるため、スクリーニング試験時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ６を、通常時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ５よりも大きくすることができる（Ｖ５＜Ｖ６）。これによって、スクリーニング試験時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ６をスクリーニング試験電圧Ｖ３よりも大きく設定することができるため（Ｖ３＜Ｖ６）、スクリーニング試験時にｎｐｎ寄生バイポーラトランジスタ３３がスナップバックしない。このため、スクリーニング試験時に保護素子３０に電流が吸収されないため、保護素子３０以外のデバイスに高いスクリーニング試験電圧Ｖ３を印加することができる。さらに、ｐ-型アノード領域２の外周付近に設けたｎ+型高濃度領域１１により、実施の形態２と同様にブレークダウン箇所を確実にｐ-型アノード領域２のコーナー部１６に限定することができるため、スクリーニング試験時にｐ-型アノード領域２を流れる電流をより効果的に制御することができる。スクリーニング試験時におけるｎｐｎ寄生バイポーラトランジスタ３３のスナップバック開始電圧Ｖ６は、ｐ-型アノード領域２の不純物濃度やｎ+型高濃度領域１１の不純物濃度などによって決まる。
以上、説明したように、実施の形態３によれば、保護素子にｎｐｎ寄生バイポーラトランジスタを形成してサージ電流の吸収能力を高めた場合においても、実施の形態１，２と同様に、スクリーニング試験時に保護素子に流れる電流を抑制することができる。このため、スクリーニング試験時に保護素子のｎｐｎ寄生バイポーラトランジスタがスナップバックすることを防止することができるため、保護素子以外のデバイスに高いスクリーニング試験電圧を印加することができる。また、スクリーニング試験時に保護素子に流れる電流を抑制されることで、保護素子が発熱して破壊に至ることを防止することができる。したがって、実施の形態１，２と同様の効果を得ることができる。
以上において本発明では、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１に実施の形態３を適用し、実施の形態１の保護素子のｐ-型アノード領域の内部にｎｐｎ寄生バイポーラトランジスタのエミッタとして機能する低電位ｎ++型領域を設けてもよい。また、本発明は、回路部を構成するさまざまなデバイス（素子）と、これらのデバイスをサージから保護する保護素子とを同一の半導体基板に備えた半導体装置に適用することができる。また、上述した各実施の形態では、ｎ-型半導体基板の表面層にｐ-型アノード領域を選択的に設けているが、ｎ-型半導体基板の表面にｐ-型アノード領域となるｐ-型エピタキシャル層を設けてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、回路部を構成するデバイスと、このデバイスをサージから保護する保護素子とを同一の半導体基板に備えた半導体装置および半導体装置の試験方法に有用であり、特に半導体装置のスクリーニング試験に適している。
１ ｎ-型ドリフト層
２ ｐ-型アノード領域
３ ｐ++型コンタクト領域
４ アノード電極
５ 層間絶縁膜
６ 第１配線層
７ ＧＮＤパッド
８ ｎ+型半導体層（縦型ＭＯＳＦＥＴのドレイン層、保護素子のカソード層）
９ 裏面電極（縦型ＭＯＳＦＥＴのドレイン電極、保護素子のカソード電極）
１０，２０，３０ 保護素子
１１ ｎ+型高濃度領域
１２，３２ コンタクト電極
１３ 第２配線層
１４ａ 第１ｐｎ接合
１４ｂ 第２ｐｎ接合
１５ａ，１５ｂ 空乏層
１６ ｐ-型アノード領域のコーナー部
２１ ｐ+型高濃度領域
３１ 低電位ｎ++型領域
３３ ｎｐｎ寄生バイポーラトランジスタ
Ｖ１ デバイスの動作電圧
Ｖ２ 保護素子の降伏電圧
Ｖ３ スクリーニング試験電圧
Ｖ４ デバイスの耐圧
Ｖ５ 通常時における保護素子のスナップバック開始電圧
Ｖ６ スクリーニング試験時における保護素子のスナップバック開始電圧

Claims (7)

  1. 第１導電型の半導体基板の表面層に第２導電型の第１半導体領域を選択的に設けてなるダイオードと、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第１半導体領域の内部に、前記第２半導体領域と離して、かつ前記第２半導体領域よりも外側に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体領域に電気的に接続され、かつ第１電位に接続された第１電極と、
    前記半導体基板に電気的に接続され、かつ前記第１電位よりも高い第２電位に接続された第２電極と、
    前記第３半導体領域に電気的に接続された浮遊電位の第３電極と、
    を備え、
    第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする半導体装置。
  2. 前記第１半導体領域の内部に、前記第３半導体領域と離して、かつ前記第３半導体領域よりも外側に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体領域の内部の、前記第２半導体領域と前記第３半導体領域との間に選択的に設けられた第１導電型の第５半導体領域と、
    前記第５半導体領域に電気的に接続され、かつ前記第１電位に接続された第４電極と、
    をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ダイオードと同一の前記半導体基板に設けられた、前記ダイオードよりも耐圧の高い半導体素子をさらに備え、
    前記半導体素子の特性を確認する試験時に、
    前記第３電極は前記第１電位よりも高い第３電位に接続され、
    前記第２電極を介して前記半導体素子に所定電圧が印加されることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記ダイオードと同一の前記半導体基板に設けられた、前記ダイオードよりも耐圧の高い半導体素子をさらに備え、
    前記半導体素子の特性を確認する試験時に、
    前記第３電極は前記第１電位よりも高い第３電位に接続され、
    前記第２電極を介して前記半導体素子に所定電圧が印加され、
    前記第１半導体領域の不純物濃度または前記第３半導体領域の不純物濃度もしくはその両方は、前記試験に前記半導体基板、前記第１半導体領域および前記第５半導体領域からなる寄生バイポーラダイオードが前記所定電圧よりも高い電圧でスナップバックするように設定されていることを特徴とする請求項３に記載の半導体装置。
  6. 第１導電型の半導体基板の表面層に第２導電型の第１半導体領域を選択的に設けてなるダイオードと、前記ダイオードよりも耐圧の高い半導体素子と、を同一の前記半導体基板に備えた半導体装置の試験方法であって、
    第１導電型はｎ型であり、第２導電型はｐ型であり、
    前記半導体素子の特性を確認する試験時に、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２半導体領域に第１電位を印加し、
    前記半導体基板に前記第１電位よりも高い第２電位を印加することで前記半導体素子に所定電圧を印加し、
    前記第１半導体領域の内部に、前記第２半導体領域と離して、かつ前記第２半導体領域よりも外側に選択的に設けられた第１導電型の第３半導体領域に前記第１電位よりも高い第３電位を印加することを特徴とする半導体装置の試験方法。
  7. 前記所定電圧は、前記ダイオードが降伏する逆方向電圧よりも高いことを特徴とする請求項６に記載の半導体装置の試験方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7260153B2 (ja) * 2019-03-29 2023-04-18 ラピスセミコンダクタ株式会社 半導体装置、およびその製造方法
JP7310343B2 (ja) * 2019-06-14 2023-07-19 富士電機株式会社 半導体装置
JP2021166949A (ja) * 2020-04-09 2021-10-21 株式会社ユーディー 水蒸気吸放出材料、それを用いる除湿剤および除湿方法
CN113466649B (zh) * 2021-06-29 2022-10-25 西安交通大学 一种判断浪涌电流测试中SiC MOSFET失效原因的方法
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* Cited by examiner, † Cited by third party
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JPH0349257A (ja) 1989-07-18 1991-03-04 Nissan Motor Co Ltd 半導体装置
JPH04247654A (ja) * 1991-02-04 1992-09-03 Nissan Motor Co Ltd 入出力保護回路
JPH08130317A (ja) * 1994-10-28 1996-05-21 Sanken Electric Co Ltd 抵抗性フィ−ルドプレ−トを備えた半導体装置
JP2882291B2 (ja) * 1994-10-31 1999-04-12 関西日本電気株式会社 高耐圧ダイオード及びその製造方法
JP4084011B2 (ja) 2001-09-05 2008-04-30 株式会社東芝 半導体装置
JP4228586B2 (ja) 2002-05-21 2009-02-25 富士電機デバイステクノロジー株式会社 半導体装置
US7405913B2 (en) * 2003-04-11 2008-07-29 Fuji Electric Device Technology Co. Semiconductor device having transistor with high electro-static discharge capability and high noise capability
JP4390594B2 (ja) * 2004-03-02 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体装置の評価方法
TWI510130B (zh) * 2010-09-20 2015-11-21 Novatek Microelectronics Corp 短路偵測電路、發光二極體驅動晶片、發光二極體裝置及短路偵測方法
JP5818099B2 (ja) * 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置

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