CN117894792B - Wat测试结构 - Google Patents
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Abstract
本申请提供的WAT测试结构包括第一三极管和第二三极管；第一三极管的基区包括第一基区和第二基区，第一基区形成在测试层中，第二基区形成在连接层中，第二基区垂直于半导体材料层的厚度方向的截面为环形，第二基区的底面与第一基区的顶面相接；第一三极管的集电区和发射区分别位于第二基区的内围和外围；第二三极管的基区包括第三基区和第四基区，第三基区和第四基区均形成在连接层中，第四基区的底面与第三基区的顶面相接，第四基区垂直于半导体材料层的厚度方向的截面为环形，第二三极管的集电区和发射区分别位于第四基区的内围和外围；通过该WAT测试结构可以监控测试层的功能掺杂区的工艺稳定性。
Description
技术领域
本发明涉及半导体器件测试技术领域，特别涉及一种WAT测试结构。
背景技术
超结半导体器件通常采用多个P型掺杂柱和N型掺杂柱交替结构做为漂移区（drift region），在反向电压击穿之前P型掺杂柱和N型掺杂柱能够完全耗尽，击穿电压（BV）仅与外延层的厚度有关而与外延层的掺杂浓度无关，从而漂移区可以使用很浓的掺杂浓度，大大的降低了导通电阻。
图1为一种超结半导体器件的局部剖面示意图。参考图1所示，超结半导体器件的P型掺杂柱17可以通过多个外延层13中的多层P型掺杂区17a堆叠形成。在P型掺杂柱17和N型掺杂柱的注入过程中，外延层13沉积、P型掺杂区的注入工艺以及光刻工艺的关键尺寸（CD）的波动都会引起P型掺杂柱17和N型掺杂柱的失配从而导致器件击穿耐压的下降。
当前监控超结半导体器件电性主要是通过探针（Chip Probing，CP）测试来检测击穿耐压。这种监控方式虽然可以监控多个外延层13中最终形成的P型掺杂柱17和N型掺杂柱的工艺是否有异常，但是无法监控某一外延层的P型掺杂区和N型掺杂区工艺是否异常。
发明内容
本发明提供一种WAT测试结构，可以监控单一半导体材料层中功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
为了实现上述目的，本发明提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个所述半导体材料层包括测试层以及位于所述测试层上的连接层，所述测试层中具有所述WAT测试结构监控的功能掺杂区；所述WAT测试结构包括第一三极管和第二三极管；所述第一三极管的基区包括第一基区和第二基区；所述第一基区形成在所述测试层中；所述第二基区形成在所述连接层中，所述第二基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二基区的底面与所述第一基区的顶面相接；所述第二基区包围的半导体材料层作为所述第一三极管的集电区；至少所述第二基区外围的部分半导体材料层作为所述第一三极管的发射区；所述第二三极管的基区包括第三基区和第四基区，所述第三基区和所述第四基区均形成在所述连接层中，所述第四基区的底面与所述第三基区的顶面相接，所述第四基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二三极管的基区与所述第一三极管的基区的导电类型相同；所述第四基区包围的半导体材料层作为所述第二三极管的集电区；至少所述第四基区外围的部分半导体材料层作为所述第二三极管的发射区。
可选的，所述第一基区和所述测试层的所述功能掺杂区在同一工艺步骤中形成，所述第二三极管的基区与所述第一三极管的第二基区在同一工艺步骤中形成，通过检测所述第一三极管的放大系数和所述第二三极管的放大系数以监控所述测试层的功能掺杂区。
可选的，若所述第一三极管的放大系数超出第一设定范围且所述第二三极管的放大系数在第二设定范围内，判定所述测试层的功能掺杂区异常；若所述第一三极管的放大系数在第一设定范围内且所述第二三极管的放大系数在第二设定范围内，判定所述测试层的功能掺杂区无异常。
可选的，所述连接层中具有功能掺杂区，所述第一三极管的第二基区以及所述第二三极管的基区均与所述连接层的功能掺杂区在同一工艺步骤中形成。
可选的，所述连接层的功能掺杂区与所述测试层的功能掺杂区沿着所述半导体材料层的厚度方向堆叠；所述连接层的功能掺杂区与所述测试层的功能掺杂区均作为超结半导体器件的掺杂柱的一部分；所述掺杂柱为所述超结半导体器件的P型掺杂柱或N型掺杂柱。
可选的，所述第一三极管的发射区环绕所述第一三极管的第二基区。
可选的，所述第一基区平行于所述半导体材料层的厚度方向的宽度与所述第二基区垂直于半导体材料层的厚度方向的宽度相等。
可选的，所述第一基区和所述第二基区均为掺杂浓度均匀的基区，且所述第一基区和所述第二基区的掺杂浓度相同。
可选的，所述第一三极管集电区的导电类型和所述第一三极管基区的导电类型相反；所述第一三极管发射区的导电类型和所述第一三极管基区的导电类型相反；所述第二三极管集电区的导电类型和所述第二三极管基区的导电类型相反；所述第二三极管发射区的导电类型和所述第二三极管基区的导电类型相反。
可选的，所述第一三极管的基区、集电区和发射区分别与对应的焊盘连接，通过在所述焊盘上施加电压以测试所述第一三极管的放大系数。
可选的，在检测所述第一三极管的放大系数时，所述第一三极管的发射结正偏，所述第一三极管的集电结反偏，所述第一三极管工作在放大状态，利用从所述第一三极管的集电区输出的输出信号和从所述第一三极管的基区输入的输入信号计算所述第一三极管的放大系数。
本发明提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层以及位于测试层上的连接层，测试层中具有所述WAT测试结构监控的功能掺杂区；WAT测试结构包括第一三极管和第二三极管；所述第一三极管的基区包括第一基区和第二基区；所述第一基区形成在所述测试层中；所述第二基区形成在所述连接层中，所述第二基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二基区的底面与所述第一基区的顶面相接；所述第二基区包围的半导体材料层作为所述第一三极管的集电区；至少所述第二基区外围的部分半导体材料层作为所述第一三极管的发射区；所述第二三极管的基区包括第三基区和第四基区，所述第三基区和所述第四基区均形成在所述连接层中，所述第四基区的底面与所述第三基区的顶面相接，所述第四基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二三极管的基区与所述第一三极管的基区的导电类型相同；所述第四基区包围的半导体材料层作为所述第二三极管的集电区；至少所述第四基区外围的部分半导体材料层作为所述第二三极管的发射区。通过所述第一三极管和所述第二三极管的组合监控可以精确监控所述测试层的功能掺杂区，即可以监控单一半导体材料层中功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
附图说明
图1为一种超结半导体器件的局部剖面示意图。
图2为本发明一实施例提供的WAT测试结构的第一三极管的俯视图。
图3为本发明一实施例提供的WAT测试结构的第一三极管的剖面示意图。
图4为本发明一实施例提供的WAT测试结构的第二三极管的剖面示意图。
图5至图12为本发明一实施例的WAT测试结构的第一三级管的形成过程示意图。
附图标记说明：11-漏极金属；12-N型衬底；13-外延层；14-栅氧化层；15-栅极；16-源极金属；17-P型掺杂柱；17a-P型掺杂区；101-测试层；102-连接层；201-第一基区；202-第二基区；203-第一三极管的集电区；204-第一三极管的发射区；300-焊盘；401-第二三极管的集电区；402-第二三极管的发射区；403-第三基区；404-第四基区。
具体实施方式
参考图1所示，一种超结半导体器件包括N型衬底12、P型掺杂柱17、栅极15、源极金属16和漏极金属11。P型掺杂柱17形成在多个外延层13（图1未示出多个外延层之间的分界线）中，P型掺杂柱17通过多个外延层13中的多层P型掺杂区17a堆叠形成，P型掺杂区17a侧边的外延层13为N型掺杂区，多个外延层13中堆叠的N型掺杂区作为N型掺杂柱。多个外延层13形成在N型衬底12的顶面上。栅极15形成在多层外延层13上方，源极金属16位于多个外延层13以及栅极15上方，栅极15与源极金属16之间以及栅极15与多个外延层13之间通过栅氧化层14隔离。漏极金属11形成N型衬底12的底面上。
由于保证超结半导体器件的击穿电压的关键是P型掺杂柱17的每层P型掺杂区17a和N型掺杂柱的每层N型掺杂区能够完全耗尽，因此监控P型掺杂柱或N型掺杂柱中单层掺杂区的工艺稳定性十分必要。
为了监控P型掺杂柱或N型掺杂柱中单层掺杂区的工艺稳定性，本发明提供一种WAT（Wafer acceptable test，WAT）测试结构。
所述WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层以及位于测试层上的连接层，测试层中具有所述WAT测试结构监控的功能掺杂区。所述WAT测试结构包括第一三极管和第二三极管，第一三极管的基区形成在测试层和连接层中（即第一三极管的第一基区形成在测试层中，第一三极管的第二基区形成在连接层中），第二三极管的基区仅形成在连接层中（即第一三极管的第三基区和第四基区形成在连接层中），第一三级管可以反应测试层中功能掺杂区的状况，第二三极管可以反应测试层上方的连接层的工艺稳定性，检测第二三极管可以排除连接层中的第二基区工艺稳定性对第一三极管的影响，因此，通过检测第一三极管和第二三极管可以监控测试层的功能掺杂区，即可以监控单一半导体材料层中功能掺杂区的工艺稳定性。
以下结合附图和具体实施例对本发明提出的WAT测试结构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本发明中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，除非内容另外明确指出外。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
图2为本发明一实施例提供的WAT测试结构的第一三极管的俯视图。图3为本发明一实施例提供的WAT测试结构的第一三极管的剖面示意图。图4为本发明一实施例提供的WAT测试结构的第二三极管的剖面示意图。参考图2、图3和图4所示，本申请提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层101以及位于测试层101上的连接层102，测试层101中具有功能掺杂区；所述WAT测试结构包括第一三极管和第二三极管。
第一三极管的基区包括第一基区201和第二基区202；第一基区201形成在测试层101中；第二基区202形成在连接层102中，第二基区202垂直于半导体材料层的厚度方向的截面为环形（即第二基区202在XY平面内的截面为环形，半导体材料层的厚度方向为Z方向），第二基区202的底面与第一基区201的顶面相接；第二基区202包围的半导体材料层作为第一三极管的集电区203；至少第二基区202外围的部分半导体材料层作为第一三极管的发射区204。
参考图4所示，第二三极管的基区包括第三基区403和第四基区404，第三基区403和第四基区404均形成在连接层102中，第四基区404的底面与第三基区403的顶面相接，第四基区404垂直于半导体材料层的厚度方向的截面为环形，第二三极管的基区与第一三极管的基区的导电类型相同；第四基区404包围的半导体材料层作为第二三极管的集电区401；至少第四基区404外围的部分半导体材料层作为第二三极管的发射区402。
本实施例中，第一基区201与测试层101中的功能掺杂区在同一工艺步骤中形成，第一三级管的放大系数可以反应测试层101中功能掺杂区的状况，第二三极管的基区与第一三极管的第二基区202在同一工艺步骤中形成，即在形成第一三三极管的第二基区202的工艺步骤中，同时制作第二三极管的第三基区403和第四基区404，从而第二三极管的基区状况能够反应第一三极管的第二基区202的状态，检测第二三极管的放大系数能够监控第二基区202，通过检测第一三极管的放大系数和所述第二三极管的放大系数以监控测试层的功能掺杂区，且排除了第二基区202工艺稳定性对第一三极管的放大系数的影响，可以精确监控测试层的功能掺杂区的工艺稳定性。
示例性的，若第一三极管的放大系数超出第一设定范围且第二三极管的放大系数在第二设定范围内，判定测试层的功能掺杂区异常；若第一三极管的放大系数在第一设定范围内且第二三极管的放大系数在第二设定范围内，判定测试层的功能掺杂区无异常。
本实施例中，多个半导体材料层可以为多个外延层，半导体材料层的材料包括但不限于硅，多个外延层可以形成在半导体衬底上。半导体衬底的材料可以是硅(Si)、锗(Ge)、锗硅 (SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。
测试层101可以为一个半导体材料层，连接层102可以包括一个或多个半导体材料层；或者说，可以以多个半导体材料层中的一个为测试层101，以测试层101上的半导体材料层作为连接层102。
示例性的，参考图1和图3所示，测试层101的功能掺杂区可以为超结半导体器件的掺杂柱的一部分，例如测试层101的功能掺杂区为P型掺杂柱17中的一层P型掺杂区17a。第一三极管用于测试层101的功能掺杂区，示例性的，第一三极管用于监控超结半导体器件的P型掺杂柱17或N型掺杂柱中的单层掺杂区。
本实施例中，所述第一三极管的集电区203的导电类型和所述第一三极管的基区的导电类型相反；所述第一三极管的发射区204的导电类型和所述第一三极管的基区的导电类型相反；所述第二三极管的集电区401的导电类型和所述第二三极管的基区的导电类型相反；所述第二三极管的发射区402的导电类型和所述第二三极管的基区的导电类型相反。
本实施例中，第一三极管的基区可以为P型，第一三极管的集电区203可以为N型，第一三极管的发射区204可以N型，但不限于此。
示例性的，第二三极管的基区可以为P型，第二三极管的集电区401可以为N型，第二三极管的发射区402可以N型，但不限于此。
在其它一些实施例中，测试层101可以包括层叠的两个以上的半导体材料层，第一三极管可以用于监控超结半导体器件的P型掺杂柱17或N型掺杂柱中两个以上的掺杂区。在其它一些实施例中，WAT测试结构以及第一三极管还可以用于监控除了超结半导体器件外的其它半导体器件中的掺杂区的工艺稳定性。
本实施例中，连接层102中也可以具有功能掺杂区，连接层102的功能掺杂区与测试层101的功能掺杂区沿着半导体材料层的厚度方向堆叠；连接层102的功能掺杂区与测试层101的功能掺杂区均作为超结半导体器件的掺杂柱的一部分。
第一三极管的第二基区202可以与连接层102的功能掺杂区在同一工艺步骤中形成。
本实施例中，第一三极管的基区为均匀基区，即第一基区201和第二基区202均为掺杂浓度均匀的基区，但不限于此。第一基区201和第二基区202的导电类型均与测试层101的功能掺杂区的导电类型相同，第一基区201的掺杂浓度布局可以与测试层101的功能掺杂区的掺杂浓度布局相同，第二基区202的掺杂浓度布局可以与连接层102的功能掺杂区的掺杂浓度布局相同。
本实施例中，第一基区201和第二基区202的掺杂浓度可以相同，但不限于此。
示例性的，参考图2和图3所示，第一三极管的发射区204可以环绕第一三极管的第二基区202。第二基区202垂直于半导体材料层的厚度方向的截面可以为回字形等。
参考图3所示，第一基区201平行于半导体材料层的厚度方向的宽度与第二基区202垂直于半导体材料层的厚度方向的宽度相等，即第一基区201在Z方向的宽度和第二基区202在X方向的宽度相等，例如均为WB，如此便于计算第一三极管的理论放大系数。
示例性的，第一三极管的理论放大系数为α1，，WB为第一三级管的基区宽度，Lnb为第一三极管的基区中少子扩散长度。
需要说明的是，由于第一三极管的第一基区201与测试层101的功能掺杂区在同一工艺步骤中形成，第一基区201的宽度与测试层101的功能掺杂区的关键尺寸CD和测试层101的厚度直接相关；第一三极管的基区中少子扩散长度Lnb与第一三极管的基区的掺杂浓度相关，从而第一三极管的基区中少子扩散长度Lnb与测试层101中功能掺杂区的掺杂浓度相关。因此，通过检测第一三极管的放大系数可以监控测试层101的功能掺杂区，具体可以监控测试层101的功能掺杂区的掺杂浓度、功能掺杂区的关键尺寸以及测试层101的厚度的情况，若第一三极管的放大系数在第一设定范围内，可以判断测试层101的功能掺杂区无异常。
参考图2和图3所示，第一三极管的基区、第一三极管的集电区203和第一三极管的发射区204分别与对应的焊盘300连接，通过在对应的焊盘300上施加电压以测试第一三极管的放大系数。
具体的，在检测第一三极管的放大系数时，使得第一三极管的发射结正偏，第一三极管的集电结反偏，第一三极管工作在放大状态，利用从第一三极管的集电区203输出的输出信号和从第一三极管的基区输入的输入信号可以计算出第一三极管的放大系数（即第一三极管的实测放大系数）。
根据上述第一三极管的理论放大系数的计算公式可知，第一三极管的放大系数与第一三极管的基区宽度以及基区中少子扩散长度相关，而第一三极管的基区包括第一基区201和第二基区202，第一三极管的放大系数不仅反应第一基区201的状况，还受到第二基区202的影响，为了提高WAT测试结构监控测试层101的功能掺杂区的工艺稳定性的精度，所述WAT测试结构需要第一三级管和第二三极管的组合。
需要说明的是，本申请提到的“第一三极管的放大系数”和“第二三极管的放大系数”均是指“第一三极管的实测放大系数”和“第二三极管的实测放大系数”。第一设定范围可以根据第一三极管的理论放大系数以及合理的工艺误差设定，第二设定范围可以根据第二三极管的理论放大系数以及合理的工艺误差设定。
参考图4所示，第二三极管的发射区402可以环绕第四基区404。
示例性的，第四基区404垂直于半导体材料层的厚度方向的截面可以为回字形等。所述第四基区404垂直于半导体材料层的厚度方向的宽度与第三基区403平行于半导体材料层的厚度方向的宽度可以相等，即第四基区404在X方向上的宽度与第三基区403在Z方向上的宽度可以相等，但不限于此。
本实施例中，第二三极管的基区为均匀基区，即第三基区403和第四基区404均为掺杂浓度均匀的基区，但不限于此。第三基区403和第四基区404的导电类型均与测试层101和连接层102中功能掺杂区的导电类型相同，第三基区403和第四基区404的掺杂浓度布局可以根据连接层102的功能掺杂区的掺杂浓度布局设置。第三基区403和第四基区404的掺杂浓度可以相同，但不限于此。
示例性的，连接层102可以包括层叠的两个以上的半导体材料层。
本实施例中，第一三极管的第二基区202以及第二三极管的基区（即第三基区403和第四基区404）均与连接层102的功能掺杂区在同一工艺步骤中形成。示例性的，在连接层102中位于下层的半导体材料层中制作功能掺杂区时，同时制作第一三极管的第二基区202的下部以及制作第二三极管的第三基区403；在连接层102中位于上层的半导体材料层中制作功能掺杂区时，可以同时制作第一三极管的第二基区202的上部以及制作第二三极管的第四基区403。
由于第二三极管的基区与连接层102的功能掺杂区在同一工艺步骤中形成，与第一三极管相似的，第二三极管的放大系数与第二三极管的基区宽度以及基区中少子扩散长度相关，第二三极管的基区宽度与连接层102中功能掺杂区的关键尺寸以及连接层101的厚度相关，第二三极管的基区中少子扩散长度与连接层101的掺杂浓度相关，第二三极管的基区状况可以反应连接层102的功能掺杂区的状况，从而监控第二三极管的放大系数还可以监控连接层102的功能掺杂区，第二三极管的放大系数反应了连接层102的功能掺杂区关键尺寸CD、功能掺杂区的掺杂浓度以及连接层102的厚度的状况。
示例性的，若第二三极管的放大系数在第二设定范围内，判定连接层102的功能掺杂区无异常，第一三极管的第二基区202无异常；若第二三极管的放大系数超出第二设定范围，判断连接层102的功能掺杂区异常；若第二三极管的放大系数超出第二设定范围且第一三极管的放大系数超出第一设定范围，判定测试层和连接层中的功能掺杂区均有异常的概率。
参考图4所示，第二三极管的基区、第二三极管的集电区401和第二三极管的发射区402分别与对应的焊盘300连接，通过在对应的焊盘300上施加电压以测试第二三极管的放大系数。
在测试第二三极管的放大系数时，第二三极管的发射结正偏，第二三极管的集电结反偏，第二三极管工作在放大状态，利用从第二三极管的集电区输出的输出信号和从第二三极管的基区输入的输入信号计算第二三极管的放大系数。
需要说明的是，本说明书采用递进的方式描述，在后描述的第二三极管重点说明的都是与在前描述的第一三极管的不同之处，第一三极管和第二三极管之间相同和相似的地方互相参见即可。
图5至图12为本发明一实施例的WAT测试结构的第一三级管的形成过程示意图，其中，图5、图7、图9和图11为俯视图，图6、图8、图10和图12为剖视图。
示例性的，第一三极管的形成过程如下：参考图5至图6所示，在测试层101中通过离子注入工艺形成功能掺杂区的同时在测试层101中形成第一基区201；如图7和图8所示，在测试层101上形成连接层102，在连接层102中通过离子注入工艺同时形成连接层102中的功能掺杂区和第二基区202，第二基区202限定出了第一三极管的集电区203的范围以及限定出了第一三极管的发射区204的部分边界；参考图9和图10所示，在多个半导体材料层（包括测试层101和连接层102）上形成栅极结构和接触插塞（CT）等时，形成露出第一三级管的第二基区202的开窗、露出第一三极管的集电区203的开窗和露出第一三极管的发射区204的开窗；如图11和图12所示，在第一三极管的第二基区202、第一三极管的集电区203和第一三极管的发射区204 上方形成外露的焊盘300。
本实施例中，第一基区201在Z方向上的宽度等于测试层101的厚度，但不限于此。在其他实施例中，第一基区201的宽度根据测试层101中功能掺杂区的注入深度范围相同。
需要说明的是，可以使用同一掩模在测试层101中形成测试层101的功能掺杂区和第一三极管的第一基区201，使用同一掩模在连接层102中形成连接层102的功能掺杂区、第一三极管的第二基区202、第二三极管的第三基区403和第二三极管的第四基区404，从而WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加制造成本和工艺难度。
第二三极管的形成过程与第一三极管的形成过程类似，差别在于第一三极管的基区从测试层101中开始制作，第二三极管的基区从连接层102中开始制作，在此不再赘述第二三级管的形成过程。
本发明提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层101以及位于测试层101上的连接层102，测试层中具有所述WAT测试结构监控的功能掺杂区；WAT测试结构包括第一三极管和第二三极管；第一三极管的基区包括第一基区201和第二基区202；第一基区201形成在测试层101中；第二基区202形成在连接层102中，第二基区202垂直于半导体材料层的厚度方向的截面为环形，第二基区202的底面与第一基区201的顶面相接；第二基区202包围的半导体材料层作为第一三极管的集电区203；至少第二基区202外围的部分半导体材料层作为第一三极管的发射区204；第二三极管的基区包括第三基区403和第四基区404，第三基区403和第四基区404均形成在连接层102中，第四基区404的底面与第三基区403的顶面相接，第四基区404垂直于半导体材料层的厚度方向的截面为环形，第二三极管的基区与第一三极管的基区的导电类型相同；第四基区404包围的半导体材料层作为第二三极管的集电区401；至少第四基区404外围的部分半导体材料层作为第二三极管的发射区402；通过第一三极管和第二三极管可以监控测试层的功能掺杂区，即可以精确监控单一半导体材料层中功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
进一步的，本申请中，第一基区201与测试层101中的功能掺杂区在同一工艺步骤中形成，第一三级管的放大系数可以反应测试层101中功能掺杂区的状况，第二三极管的基区与第一三极管的第二基区202在同一工艺步骤中形成，从而第二三极管的基区状况能够反应第一三极管的第二基区202的状态，检测第二三极管的放大系数能够监控第二基区202，通过检测第一三极管的放大系数和所述第二三极管的放大系数以监控测试层的功能掺杂区，且排除了第二基区202工艺稳定性对第一三极管的放大系数的影响，可以精确监控测试层的功能掺杂区的工艺稳定性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种WAT测试结构，其特征在于，所述WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个所述半导体材料层包括测试层以及位于所述测试层上的连接层，所述测试层中具有所述WAT测试结构监控的功能掺杂区；所述WAT测试结构包括第一三极管和第二三极管；
所述第一三极管的基区包括第一基区和第二基区；所述第一基区形成在所述测试层中；所述第二基区形成在所述连接层中，所述第二基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二基区的底面与所述第一基区的顶面相接；所述第二基区包围的半导体材料层作为所述第一三极管的集电区；至少所述第二基区外围的部分半导体材料层作为所述第一三极管的发射区；
所述第二三极管的基区包括第三基区和第四基区，所述第三基区和所述第四基区均形成在所述连接层中，所述第四基区的底面与所述第三基区的顶面相接，所述第四基区垂直于所述半导体材料层的厚度方向的截面为环形，所述第二三极管的基区与所述第一三极管的基区的导电类型相同；所述第四基区包围的半导体材料层作为所述第二三极管的集电区；至少所述第四基区外围的部分半导体材料层作为所述第二三极管的发射区；
其中，所述第一基区和所述测试层的所述功能掺杂区在同一工艺步骤中形成，所述第二三极管的基区与所述第一三极管的第二基区在同一工艺步骤中形成，通过检测所述第一三极管的放大系数和所述第二三极管的放大系数以监控所述测试层的功能掺杂区。
2.如权利要求1所述的WAT测试结构，其特征在于，若所述第一三极管的放大系数超出第一设定范围且所述第二三极管的放大系数在第二设定范围内，判定所述测试层的功能掺杂区异常；若所述第一三极管的放大系数在第一设定范围内且所述第二三极管的放大系数在第二设定范围内，判定所述测试层的功能掺杂区无异常。
3.如权利要求1所述的WAT测试结构，其特征在于，所述连接层中具有功能掺杂区，所述第一三极管的第二基区以及所述第二三极管的基区均与所述连接层的功能掺杂区在同一工艺步骤中形成。
4.如权利要求3所述的WAT测试结构，其特征在于，所述连接层的功能掺杂区与所述测试层的功能掺杂区沿着所述半导体材料层的厚度方向堆叠；所述连接层的功能掺杂区与所述测试层的功能掺杂区均作为超结半导体器件的掺杂柱的一部分；所述掺杂柱为所述超结半导体器件的P型掺杂柱或N型掺杂柱。
5.如权利要求1所述的WAT测试结构，其特征在于，所述第一三极管的发射区环绕所述第一三极管的第二基区。
6.如权利要求1所述的WAT测试结构，其特征在于，所述第一基区平行于所述半导体材料层的厚度方向的宽度与所述第二基区垂直于半导体材料层的厚度方向的宽度相等。
7.如权利要求1所述的WAT测试结构，其特征在于，所述第一基区和所述第二基区均为掺杂浓度均匀的基区，且所述第一基区和所述第二基区的掺杂浓度相同。
8.如权利要求1所述的WAT测试结构，其特征在于，所述第一三极管集电区的导电类型和所述第一三极管基区的导电类型相反；所述第一三极管发射区的导电类型和所述第一三极管基区的导电类型相反；所述第二三极管集电区的导电类型和所述第二三极管基区的导电类型相反；所述第二三极管发射区的导电类型和所述第二三极管基区的导电类型相反。
9.如权利要求1所述的WAT测试结构，其特征在于，所述第一三极管的基区、集电区和发射区分别与对应的焊盘连接，通过在所述焊盘上施加电压以测试所述第一三极管的放大系数。
10.如权利要求1至9任一项所述的WAT测试结构，其特征在于，在检测所述第一三极管的放大系数时，所述第一三极管的发射结正偏，所述第一三极管的集电结反偏，所述第一三极管工作在放大状态，利用从所述第一三极管的集电区输出的输出信号和从所述第一三极管的基区输入的输入信号计算所述第一三极管的放大系数。
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