JP6095949B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置の評価方法としてＴＥＧ（Test element Group）を用いた評価法が知られている。ＴＥＧとは、半導体装置のプロセス開発、設計、製造などの各種段階で発生する問題点の要因を究明するため、半導体装置を構成する素子の構造の一部を切り出したり、不具合の原因の究明に適した専用の回路や構造を構成することで早期に原因を究明できるようにした評価用素子または評価用構造体である。

図１（ａ）および図１（ｂ）は、半導体ウエハ内における従来のＴＥＧの配置を示す平面図である。図１（ａ）に示すように、図中においてハッチングで示されるＴＥＧ１００はウエハ２００の面内において、量産用チップ１１０のいくつかを犠牲にして形成される場合がある。しかしながら、この場合１枚のウエハから得られる量産用のチップの数量が少なくなる。そこで、製造工程が安定し歩留りの向上が確認された段階では、図１（ｂ）に示すように、ＴＥＧをダイシングライン（スクライブライン）Ｌ上にのみ形成するのが一般的である。

特許文献１には、半導体ウエハを複数のチップに固片化する際のダイシング工程においてダイシングブレードが通過するスクライブ線領域にアクセサリーパターン（ＴＥＧ）が形成され、ダイシング時にこのアクセサリーパターンが切断されることが記載されている。

特開２０１０−１２９６９５号公報

上記の特許文献１に記載のようにＴＥＧをダイシングライン（スクライブライン）上に形成した場合には、ＴＥＧはダイシング時にダイシングブレードによって切削除去される。ダイシングによって個片化された半導体チップ上には切削除去されたＴＥＧの断片が半導体チップのエッジ部分に残る場合があるが、これらはもはやＴＥＧとして有効に機能するものではない。従って、例えば、製品出荷後において半導体装置に不具合が生じた場合にはＴＥＧを利用した解析を行うことができず、不具合が生じた現品の解析を行うこととなる。しかしながら、不具合が生じた半導体装置そのものの解析では、複数の回路素子や複数の構造要素を含んだ複合的なデータしか得ることができないため不具合の根本的な原因の切り分けが困難となる場合がある。また、半導体装置が焼損等の比較的大きいダメージを受けている場合には、不具合が生じた現品からでは適正な電気的特性を得ることは困難である。一方、ＴＥＧを用いた不具合解析によれば、当該半導体装置の構成要素毎の詳細な評価および解析が可能となる。従って、量産出荷用の半導体装置内にＴＥＧを組み込んでおくことで、製品出荷後においてもＴＥＧを用いた各種の評価・解析が可能となる。しかしながら、この場合、半導体チップの形成領域内にＴＥＧを形成するための領域を確保する必要があり、半導体チップのサイズが大きくなるおそれがある。半導体チップはウェハという限られた面積の上に製造されるため、半導体チップのサイズの拡大は、１枚のウェハから製造される半導体チップ数を減少させ、ひいては半導体チップのコスト増加の原因となる。

本発明は、上記した点に鑑みてなされたものであり、製品出荷後においてもＴＥＧを用いた解析を行うことを可能としつつもチップサイズの増大を回避することができる半導体装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置は、矩形形状を有する主面と、前記主面内に設けられて少なくとも１層の半導体層を含む活性領域と、前記活性領域の外周を囲む耐圧構造部と、前記耐圧構造部の外側の前記主面のコーナ部に設けられると共に、前記活性領域と同等の深さ方向のキャリア濃度分布を持つ広がり抵抗構造部を備え、且つ斜めに研磨された前記広がり抵抗構造部に探針を接触させることで前記キャリア濃度分布を評価する評価用構造体と、を含む。

また、本発明に係る他の半導体装置は、矩形形状を有する主面と、前記主面内に設けられて少なくとも１層の半導体層を含む活性領域と、前記活性領域の外側の前記主面のコーナ部に設けられ且つ前記活性領域を評価するための構成要素を含む評価用構造体と、前記主面のコーナ部において、前記主面を画定する辺に対して４５°傾いた第１の方向に配列された各々が前記評価用構造体に接続された複数の電極パッドからなる電極パッド群が、前記第１の方向とは垂直な方向である第２の方向に複数配列されてなる電極パッドアレイと、を含む。

本発明に係る半導体装置によれば、製品出荷後においてもＴＥＧを用いた解析を行うことを可能としつつもチップサイズの増大を回避することができる半導体装置を提供することが可能となる。

図１（ａ）および図１（ｂ）は、従来のＴＥＧの配置を示す平面図である。 図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図、図２（ｂ）は、図２（ａ）における２ｂ−２ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置を複数含む半導体ウエハの部分的な構成を示す平面図である。 本発明の実施形態に係るＴＥＧの構成の第１の例を示す平面図である。 本発明の実施形態に係るＴＥＧの構成の第２の例を示す平面図である。 本発明の実施形態に係るＴＥＧの構成の第３の例を示す断面図である。 本発明の実施形態に係る半導体装置の構成を示す平面図である。 図８（ａ）は、本発明の第２の実施形態に係る半導体装置のコーナ部を示す平面図である。図８（ｂ）は、比較例に係る半導体装置のコーナ部を示す平面図である。

前述したように、ＴＥＧは半導体装置のプロセス開発、設計、製造などの各種段階で使用され、出荷後においては利用されず、チップの領域内へのＴＥＧの配置はチップサイズを増大させるものとされていた。しかし、発明者は従来の固定概念を打破し、チップサイズの増大なく半導体領域にＴＥＧを形成し、さらに製品出荷後においてもＴＥＧを活用するという発想を得た。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

[第１の実施形態]
図２（ａ）は、本発明の第１の実施形態に係る半導体装置１の構成を示す平面図、図２（ｂ）は、図２（ａ）における２ｂ−２ｂ線に沿った断面図である。本実施形態において、半導体装置１は、矩形形状の主面を有するプレーナ型のバイポーラトランジスタを構成している。

コレクタ層１１は、半導体基板にアンチモン等の添加不純物を高濃度でドープすることにより形成されたｎ型半導体層であり、トランジスタのコレクタ領域を構成する。コレクタ層１１は、半導体装置１の裏面側に形成されている。エピタキシャル層１２は、コレクタ層１１の表面に例えばシラン化合物とリン化合物を高温で分解反応させる気相成長法によって形成される比較的低濃度のｎ型半導体層である。

ベース拡散層１３は、エピタキシャル層１２の表面にパターニング用のマスク（図示せず）を介してホウ素などを添加した後、不純物を熱拡散させることにより形成されるｐ型半導体層であり、トランジスタのベース領域を構成する。エミッタ拡散層１４は、ベース拡散層１３の表面にパターニング用のマスク（図示せず）を介してリンなどの添加不純物を熱拡散させることにより形成される比較的高濃度のｎ型半導体層である。上面視において、ベース拡散層１３は、エミッタ拡散層１４全体を囲むように形成される。ベース拡散層１３およびエミッタ拡散層１４は矩形形状を有する半導体装置１の辺に沿った辺を有する多角形形状を有するが、逆バイアス時における電界集中を緩和することを目的として、各コーナ部は緩やかな弧を描くように湾曲している。

エミッタ電極１５は、アルミニウム等の導電体からなり、エミッタ拡散層１４の表面を覆うように形成される。ベース電極１６は、エミッタ電極１５と同様、アルミニウム等の導電体からなりベース拡散層１５の表面を覆うように形成される。エミッタ電極１５とベース電極１６との間には例えばＳｉＯ_２等の絶縁膜１７が設けられており、エミッタ電極１５とベース電極１６は電気的に分離されている。

図２（ａ）に示すように、半導体装置１は、矩形形状の主面においてエミッタ電極１５およびベース電極１６が露出している。エミッタ電極１５は、エミッタ拡散層１４の形状と略同様の形状を有しており、各コーナ部が緩やかな弧を描くように湾曲している。また、エミッタ電極１５は、それ自体がボンディングワイヤを接続するためのボンディングパッドを構成している。一方、ベース電極１６は、ベース拡散層１３の外縁に沿って形成されており、エミッタ電極１５全体を囲む環状パターンを有するとともに、この環状パターンに接続されたボンディングワイヤを接続するためのボンディングパッド１６ａを有する。ベース電極１６もエミッタ電極１５と同様、各コーナ部が緩やかな弧を描くように湾曲している。ベース電極１６の外側には、例えばＳｉＯ_２等の絶縁膜１７が延在している。

本実施形態に係る半導体装置１において、ベース拡散層１３およびベース電極１６の内側の領域が、トランジスタ動作が行われる活性領域Ａ１とされ、ベース拡散層の外側の領域が不活性領域Ａ２とされる。なお、本明細書において活性領域とは半導体装置の主たる機能を発揮するための動作が行われる領域をいう。本実施形態に係る半導体装置１において、活性領域Ａ１の外縁を画定するベース拡散層１３およびベース電極１６は、上記したように各コーナ部が丸みを帯びるように湾曲している。このため、ベース電極１６の各コーナ部とダイシングによって切り出された矩形形状を有する半導体装置１の辺との間に比較的広い面積を有する、活性領域Ａ１のコーナ部の接線とダイシングラインで囲まれた、略三角形形状の領域２０（図２（ａ）においてハッチングで示されている）が不活性領域Ａ２内に形成される。活性領域Ａ１のコーナ部の接線は、例えば半導体装置１の辺に対して４５°傾いた直線であり、活性領域Ａ１の面積が最大となることが好ましい。本実施形態に係る半導体装置１において、ＴＥＧ２１は、半導体装置１のコーナ部に位置する領域２０内に形成されている。

図３は、本発明の実施形態に係る半導体装置１を複数含む半導体ウエハ５０の部分的な構成を示す平面図である。図３に示すように、本実施形態に係る半導体装置１では、従来ダイシングライン（スクライブライン）Ｌ上に設けられていたＴＥＧ２１は、半導体装置１内に組み込まれている。すなわち、半導体ウエハ５０をダイシングして半導体装置１を個片化してもＴＥＧ２１が切削除去されることはない。

ＴＥＧ２１は、半導体装置１の活性領域Ａ１内に含まれる構成要素を含み、構成要素毎の特性や構造の出来映えを定量的に評価することができるように構成された評価用素子または評価用構造体である。ＴＥＧ２１の具体的な構成は、取得しようとする特性（パラメータ）に応じて様々であるが、以下にいくつか例示する。

図４は、ＴＥＧ２１の構成の第１の例を示す平面図である。ＴＥＧ２１は、活性領域Ａ１に設けられたベース拡散層１３の抵抗値を評価するための第１の抵抗素子Ｒ１と、エミッタ拡散層１４の抵抗値を評価するための第２の抵抗素子Ｒ２とを含んでいる。第１の抵抗素子Ｒ１は、活性領域Ａ１に設けられたベース拡散層１３と同一のプロセスで形成されたｐ型半導体で構成されており、ベース拡散層１３と同時に形成されることが好ましい。第１の抵抗素子Ｒ１の両端には図示しない電極パッドに接続されたコンタクト部２１１が設けられており、この電極パッドにプローブ（探針）を当接させることにより第１の抵抗素子Ｒ１の抵抗値を測定することが可能となっている。第１の抵抗素子Ｒ１の周囲はｎ型半導体層２１２が延在している。このｎ型半導体層２１２はエピタキシャル層１２と同一のプロセスで形成されたｎ型半導体で構成され、且つエピタキシャル層１２と同時に形成されることが好ましい。一方、第２の抵抗素子Ｒ２は、活性領域Ａ１に設けられたエミッタ拡散層１４と同一のプロセスで形成されたｎ型半導体で構成されており、エミッタ拡散層１４と同時に形成される。第２の抵抗素子Ｒ２の両端には図示しない電極パッドに接続されたコンタクト部２１３が設けられており、この電極パッドにプローブ（探針）を当接させることにより第２の抵抗素子Ｒ２の抵抗値を測定することが可能となっている。第２の抵抗素子Ｒ２の周囲はｐ型半導体層２１４が延在している。このｐ型半導体層２１４はベース拡散層１３と同一のプロセスで形成されたｐ型半導体で構成され、且つベース拡散層１３と同時に形成されることが好ましい。

図４に示すようなＴＥＧ２１の構成によれば、第１の抵抗素子Ｒ１の抵抗値はベース拡散層１３と同等の抵抗値となり、第２の抵抗素子Ｒ２の抵抗値はエミッタ拡散層１４と同等の抵抗値となる。従って、半導体装置１に不具合が生じた場合に第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２を測定することにより、ベース拡散層１３およびエミッタ拡散層１４の抵抗値を推定することができる。これにより、ベース拡散層１３およびエミッタ拡散層１４に異常があるか否かの判断を不具合解析の初期の段階で行うことができる。

図５は、ＴＥＧ２１の構成の第２の例を示す平面図である。図５に示す例において、ＴＥＧ２１は、所謂コンタクトチェーンを構成している。すなわち、ＴＥＧ２１は、複数の拡散層２２１と、各拡散層２２１の両端部のコンタクト部２２２において拡散層２２１に接続された導体配線２２３と、を含んでいる。コンタクト部２２２は、活性領域Ａ１に形成されるコンタクト部と同一のプロセスで形成される。なお、拡散層２２１と導体配線２２３との間には図示しない絶縁膜が設けられており、導体配線２２３は、この絶縁膜に設けられたコンタクトホールを介して拡散層２２１に接続されている。複数の拡散層２２１は導体配線２２３を介して直列に接続されている。直列接続された拡散層２２１の終端部には電極パッド２２４が接続されており、この電極パッド２２４にプローブ（探針）を当接させることによりコンタクト部２２２におけるコンタクト抵抗の合算値を求めることが可能となっている。複数の拡散層２２１の各々は、例えば、エミッタ拡散層１４と同一のプロセスで形成されたｎ型半導体で構成され、エミッタ拡散層１４と同時に形成される。一方、導体配線２２３は、エミッタ電極１５およびベース電極１６と同一のプロセスで形成されたアルミニウム等の導電体で構成され、エミッタ電極１５およびベース電極１６と同時に形成される。すなわち、ＴＥＧ２１を構成するコンタクトチェーンは、活性領域Ａ１におけるエミッタ拡散層１４とエミッタ電極１５とのコンタクト部と同一構造のコンタクト部２２２を複数含んでいる。

図５に示すようなＴＥＧ２１の構成によれば、半導体装置１に不具合が生じた場合に、電極パッド２２４間の抵抗値を測定することにより、エミッタ拡散層１４とエミッタ電極１５との間のコンタクト抵抗を推定することができる。これにより、エミッタ拡散層１４とエミッタ電極１５との間の電気的な接続に異常があるか否かの判断を不具合解析の初期の段階で行うことができる。なお、ＴＥＧ２１において、複数の拡散層２２１をベース拡散層１３と同一のプロセスで形成されたｐ型半導体で構成することによりベース拡散層１３とベース電極１６との間のコンタクト抵抗を推定できるようにしてもよい。また、コンタクト部２２２は、活性領域Ａ１に設けられたコンタクト部と同一の構造とする必要はない。例えば、製造工程において生じるバラツキを考慮し、コンタクト部２２２は、活性領域Ａ１に設けられたコンタクト部の面積よりも小さい面積（すなわち、小さい開口径）で形成されてもよい。これにより、不具合を感度よく検出する構造とすることが出来る。

図６は、ＴＥＧ２１の構成の第３の例を示す断面図である。図６に示す例において、ＴＥＧ２１は、活性領域Ａ１における半導体層の広がり抵抗解析（ＳＲＡ：Spreading Resistance Analysis）を行うための層構造を有する。広がり抵抗解析とは、半導体装置を構成する各層の深さ方向におけるキャリア濃度分布を解析するための手法である。図６に示す例において、ＴＥＧ２１は、半導体装置１の活性領域Ａ１における半導体層各層と同様の層構成を有している。すなわち、ｎ型半導体層２３１は、活性領域Ａ１内におけるコレクタ層１１に対応し、コレクタ層１１と同一のプロセスで形成され、コレクタ層１１と同一の深さ位置に形成される。ｎ型半導体層２３２は、活性領域Ａ１内におけるエピタキシャル層１２に対応し、エピタキシャル層１２と同一のプロセスで形成され、エピタキシャル層１２と同一の深さ位置に形成される。ｐ型半導体層２３３は、活性領域Ａ１内におけるベース拡散層１３に対応し、ベース拡散層１３と同一のプロセスで形成され、ベース拡散層１３と同一の深さ位置に形成される。ｎ型半導体層２３４は、活性領域Ａ１内におけるエミッタ拡散層１４に対応し、エミッタ拡散層１４と同一のプロセスで形成され、エミッタ拡散層１４と同一の深さ位置に形成される。

図６に示すようなＴＥＧ２１の構成によれば、活性領域Ａ１と同一のプロセスで形成されるｎ型半導体層２３１、ｎ型半導体層２３２、ｐ型半導体層２３３及びｎ型半導体層２３４の深さ方向のキャリア濃度分布は、活性領域Ａ１の深さ方向のキャリア濃度分布と同等になる。同等とは、製造ばらつきによる差異の範囲内においてキャリア濃度分布が等しいことを意味する。半導体装置１に不具合が生じた場合に、ＴＥＧ２１の広がり抵抗を測定することにより、半導体装置１の活性領域Ａ１における各層の深さ方向におけるキャリア濃度分布を推定することができる。従って、半導体装置１の半導体層の各層のキャリア濃度分布に異常があるか否かの判断を不具合解析の初期の段階で行うことができる。なお、広がり抵抗は、ＴＥＧ２１を斜め方向に研磨することによって露出した各層２３１〜２３４にプローブ（探針）を接触させることにより測定することができる。広がり抵抗測定によって得られた抵抗値から各層２３１〜２３４の抵抗率およびキャリア濃度を求めることが可能である。

また、ＴＥＧ２１は、上記したもの以外にも、半導体装置１の構造の出来映えを評価することを目的として、活性領域Ａ１において形成された構造部分と同等または対応する構造部分を含む構造評価用パターンを含んでいてもよい。例えば、半導体装置１の活性領域Ａ１に形成された絶縁膜１７、エミッタ電極１５およびベース電極１６の厚さやパターニング形状、絶縁膜１７に形成されたコンタクト開孔部やエッチング部分の寸法や形状等が適正であるか否かを判断するための標準構造を上記構造評価パターンとして含んでいてもよい。この標準構造は、評価対象となる半導体装置１の構成部分と実質的に同一の形状および寸法を有するものであってもよいし、異なる形状および寸法を有するものであってもよい。ＴＥＧとして形成される標準構造が、評価対象となる半導体装置１の構成部分と異なる形状および寸法を有するものであっても、対象工程が適切に実行されたか否かを判断することは可能である。いずれにしても、ＴＥＧ２１の各構造部分を活性領域Ａ１内における対応する各構造部分と同一のプロセスを用いて同時に形成することが好ましい。

このように、本発明の実施形態に係る半導体装置１によれば、半導体装置１を構成する要素および構造を有するＴＥＧ２１が半導体装置１に組み込まれているので、半導体装置１がウエハから切り出された後に半導体装置１に不具合が生じた場合でもＴＥＧ２１の解析を行うことによって当該半導体装置１に生じた不具合の原因を迅速且つ適確に究明することが可能となる。すなわち、従来ＴＥＧは、ダイシングライン（スクライブライン）上にのみ設けられ、半導体ウエハのダイシング時に切削除去され、個片化された半導体装置にはＴＥＧが存在していなかった。このため、半導体装置に不具合が生じた場合には不具合が生じた現品を解析することとなる。例えば、不具合が生じた半導体装置に備えられた電極パッド（例えばベース電極パッド、エミッタ電極パッド）を通じて当該半導体装置の電気的な特性が解析される。しかしながら、このような測定によって得られる特性は、半導体装置に含まれる複数の構成要素の特性を含んだ複合的なものとなるので、不具合の根本的な原因の切り分けが困難であった。また、半導体装置が焼損等の比較的大きいダメージを受けている場合には、不具合が生じた現品からでは適正な電気的特性を得ることは困難である。一方、本発明の実施形態に係る半導体装置１によれば、半導体装置１毎にＴＥＧ２１が付随しているので、ダイシング後においても、ＴＥＧ２１を用いた解析を行うことが可能である。ＴＥＧ２１を解析することによって半導体装置１の構成要素毎の特性や構造の出来映えを直接的且つ定量的に取得することが可能となる。また、ＴＥＧ２１は、活性領域Ａ１から電気的に分離されているので活性領域Ａ１において焼損が生じた場合でもＴＥＧ２１の電気的特性を取得することは可能である。

また、本発明の実施形態に係る半導体装置１では、逆バイアス時における電界集中を緩和するために、活性領域Ａ１の外縁を画定するベース拡散層１３およびベース電極１６の各コーナ部は緩やかな弧を描くように湾曲している。このため、ベース電極１６の各コーナ部とダイシングによって切り出された矩形形状を有する半導体装置１の辺との間に比較的広い面積を有する略三角形形状の領域２０が不活性領域Ａ２内に形成される。ＴＥＧ２１は、半導体装置１のコーナ部に位置する領域２０内に設けられているので、半導体装置１の面積の増大を伴うことなくＴＥＧ２１を半導体装置１内に組み込むことが可能となる。このように、本発明の実施形態に係る半導体装置１によれば、製品出荷後においてもＴＥＧを用いた解析を行うことを可能としつつもチップサイズの増大を回避することが可能となる。

なお、上記の実施形態では、半導体装置１の４つのコーナ部にそれぞれＴＥＧ２１を設けているが、ＴＥＧ２１は半導体装置１の少なくとも１つのコーナ部に設けられていればよい。また、上記の実施形態では、半導体装置１のコーナ部に配置される領域２０内に１つのＴＥＧを配置することとしたが、評価目的が互いに異なる複数種類のＴＥＧを領域２０内に設けることとしてもよい。また、評価目的が互いに異なる複数種類のＴＥＧを半導体装置２０の４つのコーナ部に分配するように配置してもよい。また、上記の実施形態では、ダイシングライン（スクライブライン）Ｌ上にはＴＥＧを設けないこととしたが、ダイシングライン（スクライブライン）Ｌ上にもＴＥＧを設けることとしてもよい。

また、上記の実施形態では、プレーナ型のバイポーラトランジスタに本発明を適用した場合を例示したが、これに限定されるものではなく、例えば、ダイオード、サイリスタ、ＭＯＳ ＦＥＴおよびＩＧＢＴ等の他のディスクリート半導体または複数の半導体素子を含む集積回路（ＩＣ）に本発明を適用することも可能である。なお、集積回路（ＩＣ）用のＴＥＧとして、当該集積回路内に含まれるトランジスタ、抵抗素子、キャパシタ等の回路素子や所定の機能を有する機能ブロックを含めることとしてもよい。以下に、ＭＯＳ ＦＥＴに本発明を適用する場合について説明する。

図７は、本発明の実施形態に係る半導体装置１ａとしてのＭＯＳ ＦＥＴの構成を示す平面図である。半導体装置１ａは、トランジスタ動作が行われる活性領域Ａ１内にゲートパッド３１、ゲートバスライン３２、エミッタパッド３３を有する。また、活性領域Ａ１内には、図示しない複数のＭＯＳ ＦＥＴセルを有する。ＭＯＳ ＦＥＴセルの構造は公知であるので詳細な説明は省略する。活性領域Ａ１の外側の不活性領域Ａ２内には、この活性領域Ａ１の外周を囲むように矩形環状の耐圧構造部３４を有する。耐圧構造部３４は、例えば公知のＦＬＲ（Field Limiting Ling）を構成するものである。ＦＬＲは、各々が活性領域Ａ１を囲むように互いに離間して配置された同心矩形状の複数の拡散層によって構成される。この耐圧構造部３４は、矩形形状を有する半導体装置１の辺と略平行な辺を有する矩形形状を有するが、逆バイアス時における電界集中を抑制することを目的として、各コーナ部は緩やかな弧を描くように湾曲している。このため、耐圧構造部３４の各コーナ部とダイシングによって切り出された矩形形状を有する半導体装置１ａの辺との間に比較的広い面積を有する、耐圧構造部３４のコーナ部の接線とダイシングラインで囲まれた、略三角形形状の領域２０（図７においてハッチングで示されている）が不活性領域Ａ２内に形成される。耐圧構造部３４のコーナ部の接線は、例えば半導体装置１の辺に対して４５°傾いた直線であり、活性領域Ａ１の面積が最大となることが好ましい。本実施形態に係る半導体装置１ａにおいて、ＴＥＧ２１は、半導体装置１ａのコーナ部に位置する領域２０内に形成されている。ＴＥＧ２１を半導体装置１ａのコーナ部に配置することにより、上記した、プレーナ型のバイポーラトランジスタの場合と同様、製品出荷後においてもＴＥＧを用いた解析を行うことを可能としつつもチップサイズの増大を回避することが可能となる。

上記したように、特にディスクリート半導体においては、局所的な電界集中による耐圧低下を防止することを目的として活性領域や活性領域を囲むＦＬＲ等の耐圧構造部の外縁のコーナ部は曲線形状を有するため、半導体装置のコーナ部において比較的大きいスペースが確保されやすい。本発明の実施形態に係る半導体装置では、このチップコーナ部をＴＥＧを配置するための領域として有効に利用している。

[第２の実施形態]
以下に、本発明の第２の実施形態に係る半導体装置について説明する。図８（ａ）は、本発明の第２の実施形態に係る半導体装置２のコーナ部を示す平面図である。半導体装置２は、上記した第１の実施形態に係る半導体装置１および１ａと同様、バイポーラトランジスタ、ＭＯＳ ＦＥＴ、ＩＧＢＴ等のディスクリート半導体または集積回路（ＩＣ）等を構成するものであり、そのコーナ部に位置する領域２０内にＴＥＧ２１を有する。ＴＥＧ２１は、抵抗素子等の評価用素子と電気的に接続された複数の電極パッド２２を、矩形形状を有する半導体装置１の主面上に有しており、この電極パッド２２を介してＴＥＧ２１を構成する評価用構素子の電気的特性を測定することが可能となっている。

複数の電極パッド２２は、それぞれ、半導体装置２の辺に対して４５°傾いた辺を有する四角形形状を有している。さらに、複数の電極パッド２２の配列方向は、半導体装置２の辺に対して４５°傾いた方向（図８（ａ）において破線矢印で示す方向）となっている。ここで、配列方向とは、電極パッド２２が並ぶ方向のうち、互いに隣接する電極パッド２２の間隔が最も短くなる方向をいう。複数の電極パッド２２を半導体装置２の辺に対して４５°傾いた方向に配列することで、半導体装置１のコーナ部において、電極パッド２２間の距離や電極パッド２２の大きさを従来と変えることなく、より多くの電極パッド２２を設けることが可能となる。

ここで、図８（ｂ）は、電極パッド２２の配列方向が上記した本発明の実施形態とは異なる方向に向けられた比較例に係る半導体装置３００のコーナ部を示す平面図である。半導体装置３００において、電極パッド２２の配列方向は半導体装置３００の辺と平行（または垂直）な方向（図８（ｂ）において破線矢印で示す方向）となっている。このように電極パッド２２の配列方向を半導体装置３００の辺と平行（または垂直）とした場合には、半導体装置３００のコーナ部に位置する略三角形形状の領域２０内に収めることができる電極パッド２２の数が図８（ａ）に示す場合と比較して減少する。すなわち、図８（ｂ）に示す配列では、領域２０内に配置することができる電極パッド２２の数は１０個であるのに対して、図８（ａ）に示す本発明の実施形態に係る半導体装置２では、１２個の電極パッド２２を領域２０内に配置することが可能である。

また、図８（ａ）には、ＴＥＧの配置が例示されている。ＴＥＧは例えば、同図において破線矢印で示された、半導体装置２の辺に対して４５°傾いた、電極パッド２２の配列方向に沿ったライン上に設けることができる。この場合において、例えばＴＥＧ２１（Ａ）およびＴＥＧ２１（Ｂ）のように、２つの電極パッド２２の辺と辺の間にＴＥＧを配置してもよい。また、ＴＥＧ２１（Ｃ）およびＴＥＧ２１（Ｄ）のように、２つの電極パッド２２の頂点と頂点の間にＴＥＧを配置してもよい。

このように、本発明の第２の実施形態に係る半導体装置２によれば、半導体装置２のコーナ部にＴＥＧ２１を設ける場合において、ＴＥＧ２１の電極パッド２２を効率的に配置することができる。通常、電極パッド２２のサイズに対してＴＥＧ本体を構成する素子または構造体のサイズは十分に小さいため、より多くの電極パッド２２を設けることにより、より多くのＴＥＧパターンを半導体装置のコーナ部に設けることが可能となる。なお、上記の実施形態では、電極パッド２２の形状を四角形形状としたが、四角形以外の多角形や円形または楕円形としてもよい。

１、１ａ、２ 半導体装置
１１ コレクタ層
１３ ベース拡散層
１４ エミッタ拡散層
１５ エミッタ電極
１６ ベース電極
１７ 絶縁膜
２１ ＴＥＧ
２２ 電極パッド
５０ 半導体ウエハ

Claims (9)

1. 矩形形状を有する主面と、
   前記主面内に設けられて少なくとも１層の半導体層を含む活性領域と、
   前記活性領域の外周を囲む耐圧構造部と、
   前記耐圧構造部の外側の前記主面のコーナ部に設けられると共に、前記活性領域と同等の深さ方向のキャリア濃度分布を持つ広がり抵抗構造部を備え、且つ斜めに研磨された前記広がり抵抗構造部に探針を接触させることで前記キャリア濃度分布を評価する評価用構造体と、
   を含む半導体装置。
2. 前記評価用構造体は、前記活性領域に含まれる半導体層と同一のプロセスで形成されることを特徴とする請求項１に記載の半導体装置。
3. 矩形形状を有する主面と、
   前記主面内に設けられて少なくとも１層の半導体層を含む活性領域と、
   前記活性領域の外側の前記主面のコーナ部に設けられ且つ前記活性領域を評価するための構成要素を含む評価用構造体と、
   前記主面のコーナ部において、前記主面を画定する辺に対して４５°傾いた第１の方向に配列された各々が前記評価用構造体に接続された複数の電極パッドからなる電極パッド群が、前記第１の方向とは垂直な方向である第２の方向に複数配列されてなる電極パッドアレイと、
   を含む半導体装置。
4. 前記評価用構造体は、前記複数の電極パッドの間に配置されている請求項３に記載の半導体装置。
5. 前記評価用構造体は、前記活性領域に含まれる半導体層と同一のプロセスで形成された半導体層からなる抵抗体を有する請求項３または請求項４に記載の半導体装置。
6. 前記活性領域において、前記半導体層と導電体とが接続されたコンタクト部を有し、
   前記評価用構造体は、前記活性領域における前記コンタクト部と同一のプロセスで形成されたコンタクト部を複数含むコンタクトチェーンを有する請求項３または請求項４に記載の半導体装置。
7. 前記評価用構造体は、前記活性領域における前記半導体層の深さ方向におけるキャリア濃度分布と同等のキャリア濃度分布を有する半導体層を含む請求項３または請求項４に記載の半導体装置。
8. 前記評価用構造体は、前記主面の各コーナ部に設けられている請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記主面の各コーナ部に設けられた前記評価用構造体は、互いに異なる構造を有する請求項２乃至７に記載の半導体装置。