KR20020080277A - Ｔｅｇ 소자들을 가지는 반도체 장치 - Google Patents

Ｔｅｇ 소자들을 가지는 반도체 장치 Download PDF

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Abstract

반도체 웨이퍼는 다수의 반도체 칩 (10) 들, 그 반도체 칩 (10) 들을 서로 분리하는 다수의 스크라이브 라인 (14) 들을 포함한다. 반도체 칩 (10) 은 본딩 패드 (11), 및 반도체 칩 (10) 내의 배선 패턴 또는 표준 트랜지스터의 확산 영역들을 모니터하며 하부에 배치된 TEG 소자 (12) 를 포함한다.

Description

ＴＥＧ 소자들을 가지는 반도체 장치 {SEMICONDUCTOR DEVICE HAVING TEG ELEMENTS}
본 발명은 다수의 TEG (test element group) 소자들을 포함한 TEG를 가지는 반도체 장치에 관한 것으로, 특히 반도체 웨이퍼상에 TEG 소자들을 위치시키기 위한 기술에 관한 것이다.
반도체 웨이퍼상에 반도체 장치들의 칩들을 제조하는데 있어서, 반도체 장치들의 비용을 낮추기 위하여 반도체 칩들의 크기를 감소시킴으로써 상기 웨이퍼상에 제조된 반도체 칩들의 개수가 증가되었다.
한편, 반도체 칩은 통상적으로 상기 소자 특성들이나 제조 공정후에 반도체 칩들의 확산 영역들 또는 배선 (interconnect) 패턴들의 결함들을 분석하는데 사용되는 TEG 소자들을 포함한다. TEG 소자들의 예는 반도체 칩의 표준 소자들 또는 표준 배선들의 패턴 단계들 또는 확산 단계들을 모니터하기 위하여, 반도체 기판 위에 놓이는 배선 패턴 및 반도체 기판내에 확산 영역들을 가지는 트랜지스터 패턴을 포함한다. TEG 소자들에 전기적으로 접속되며 통상적으로 TEG 소자들 위에 놓이는 관련 TEG 패드들을 사용함으로써, TEG 소자는 표준 소자들 또는 표준 배선 패턴들의 전기적 특성들을 측정한다.
반도체 칩내에 TEG 소자들을 배치시키면서 반도체 칩의 크기를 증가시키지 않고 실질적으로 표준 소자들 및 표준 배선들을 배열하는 것이 중요하다. 통상, 상기 칩의 전용 영역 또는 한정된 구역내에 TEG 소자들을 배치한다.
종래 기술에 있어서, TEG 소자들의 영역은 그 TEG 소자들이 상기 칩의 전용 영역 또는 한정된 구역내에 배치되는지 여부에 상관없이, 반도체 칩의 크기가 더 감소되는 것을 방지한다. 또한, 한정된 구역들에 배치되는 TEG 소자들은 측정의 어려움 때문에 제조 공정후에 결함들 또는 전기적 특성들을 효과적으로 분석하는데 적합하지 않다.
따라서, 본 발명의 목적은 실질적으로 반도체 칩의 크기를 증가시키지 않고, 확산 단계들 또는 패터닝 단계들에서 발생되는 결함들 또는 전기적 특성들을 효과적으로 분석하는데 적합한 TEG 소자들을 가지는 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 반도체 장치의 제조 공정동안에 이러한 반도체 장치상에 설치되는 반도체 웨이퍼를 제공하는 것이다.
도 1 은 상부에 본 발명의 제 1 실시예에 따른 다수의 반도체 칩들을 탑재한 반도체 웨이퍼의 부분 평면도.
도 2 는 상부에 본 발명의 제 2 실시예에 따른 다수의 반도체 칩들을 탑재한 반도체 웨이퍼의 부분 평면도.
도 3 은 상부에 본 발명의 제 3 실시예에 따른 다수의 반도체 칩들을 탑재한 반도체 웨이퍼의 부분 평면도.
※ 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 11 : 본딩 패드
12 : TEG 소자 13 : 반도체 웨이퍼
본 발명은 표준 소자들, 그 표준 소자들에 접속된 본딩 패드들, 및 그 본딩 패드 아래에 놓이는 하나 이상의 TEG 소자를 포함하는 반도체 칩을 제공한다.
또한, 본 발명은 반도체 기판, 그 반도체 기판상에 형성된 다수의 반도체 칩들, 그 반도체 칩들을 서로 분리하는 다수의 스크라이브 (scribe) 라인들, 그 반도체 칩들중 하나의 반도체 칩의 부분을 모니터하는 하나 이상의 TEG 소자, 및 상기 TEG 소자에 접속되며 상기 스크라이브 라인들의 영역내에 배치되는 하나 이상의 TEG 패드를 구비하는 반도체 웨이퍼를 제공한다.
본 발명의 반도체 칩에 따르면, 스크라이브 라인들의 영역내에 배치된 TEG 패드를 가지거나 본딩 패드 아래에 놓이는 TEG 소자는 반도체 칩의 크기를 감소시키며, 반도체 칩의 비용을 낮춘다.
본 발명의 상술된 및 다른 목적들, 특징들 및 이점들을 첨부된 도면들을 통하여 보다 상세하게 설명한다.
이하, 첨부된 도면들을 참조하여 본 발명을 더 상세히 설명하며, 동일한 도면부호들은 동일한 구성요소들을 나타낸다.
도 1 을 참조하면, 일반적으로 반도체 기판상에 형성되는 도면부호 13 으로 표시된 반도체 웨이퍼상에 본 발명의 제 1 실시예에 따른 다수의 반도체 칩 (10) 들을 설치한다. 웨이퍼 (13) 는 그 웨이퍼 (13) 를 다수의 반도체 칩 (10) 들로 분리하며 열 및 행 방향으로 연장하는 다수의 스크라이브 라인 (14) 들을 포함한다. 반도체 칩 (10) 들을 서로 분리하는데 스크라이브 라인 (14) 들을 사용하며, 반도체 칩들을 제조 및 테스트한 후에는 절단 (dicing) 부재를 사용한다.
각 반도체 칩 (10) 은 각각의 반도체 칩 (10) 의 주변을 따라 배치된 다수의 본딩 패드 (11) 들을 포함한다. 각 본딩 패드 (11) 들 아래에, 트랜지스터 소자들과 같은 표준 소자들을 모니터하는 다수의 TEG 소자 (12) 들을 배치한다. 각 TEG 소자 (12) 에 대응하는 스크라이브 라인 (14) 들상에 3 개의 TEG 패드 (15) 들을 배치한다.
반도체 기판내에 형성되는 MOSFET와 같은 트랜지스터의 확산 영역들을 모니터하기 위하여 각 TEG 소자 (12) 을 형성하고, 이를 해당 본딩 패드 (11) 아래의 우측에 배치한다. 해당 본딩 패드 (11) 에 대하여 비어홀들 및 비어홀의 아래에 놓이는 배선들을 통하여 해당 TEG 패드 (15) 들에 TEG 소자 (12) 를 접속한다. 스크라이브 라인 (14) 들을 따라 웨이퍼 (13) 를 절단하기 전에 배선 패턴의 결함들을 검출하거나 확산 영역들의 전기적 특성들을 측정하는데 TEG 패드 (15) 들을 사용한다.
반도체 장치에 있어서, 전용 영역 또는 한정된 구역들내에 TEG 소자들을 배치하는 종래의 기술들과 달리, 본딩 패드 (11) 들 아래에 놓이는 영역을 이용하기때문에, TEG 소자 (12) 들은 실질적으로 칩 영역을 증가시키지 않는다.
또한, 스크라이브 라인 (14) 들상에 TEG 패드 (15) 들을 배치하기 때문에, TEG 패드 (15) 들의 영역과 상기 칩 영역 어느 쪽도 증가하지 않는다.
본 실시예의 반도체 칩 (10) 의 상술된 구성들로서 전용 영역을 제공하지 않고 반도체 칩 (10) 내에 더 많은 갯수의 TEG 소자 (12) 들 배치할 수 있다. 따라서, 칩 영역 자체를 증가시키지 않고 칩의 유효 영역을 증가시킬 수 있다. 확산 단계들 및 패터닝 단계들 후에 상기 특성들 또는 결함들을 분석하는 동안에, 더 많은 갯수의 TEG 소자 (12) 들로 더 많은 량의 정보를 얻을 수 있다.
도 2 를 참조하면, 상부에 본 발명의 제 2 실시예에 따른 다수의 반도체 칩 (20) 들이 설치된 반도체 웨이퍼 (13) 내에, 예를 들어 확산 영역들 및 배선 패턴을 모니터하기 위하여 다수의 TEG 소자 (12) 들 (본 예에서는 2 개) 을 본딩 패드 (11) 아래에 배치한다. 본 실시예의 웨이퍼의 다른 구성들은 도 1 의 구성들과 유사하다.
단일 본딩 패드 (11) 아래에 놓이는 2 개의 TEG 소자 (12) 들은 인접한 층들내에 배치되지 않고, 서로 영향을 주지 않으므로, 동일한 본딩 패드 (11) 아래에 2 개의 TEG 소자 (12) 들을 배치할 수 있다. 이러한 2 개의 TEG 소자 (12) 들을 비어홀들 및 배선들을 통하여 스크라이브 라인 (14) 상에 배치된 각각의 TEG 패드 (15) 들에 접속시킨다.
단일 본딩 패드 (11) 아래의 우측에 다수의 TEG 소자 (12) 들을 제공함으로써, 단일 칩 (20) 내에 더 많은 개수의 TEG 소자 (12) 들을 배치할 수 있다. 2개의 TEG 소자 (12) 들은 서로 다른 층들에 배치되고, 공통 비어홀을 사용함 없이 서로 영향을 주지 않아야 한다.
도 3 을 참조하면, 상부에 본 발명의 제 3 실시예에 따른 다수의 반도체 칩 (25) 들이 설치된 웨이퍼 (13) 는 다수의 TEG 소자 (12) 들 뿐만 아니라 스크라이브 라인 (14) 상에 배치되는 해당 TEG 패드 (15) 들을 포함한다. 반도체 칩 (25) 의 주변을 따라 배치된 본딩 패드 (11) 들의 부근에 TEG 소자 (12) 들을 배치한다. TEG 패드 (15) 들을 각각의 TEG 소자 (12) 들 위에 놓는다.
도 3 에 있어서, 얼라인먼트 마스크 또는 기준 패턴과 같은 액세서리 패턴 (26) 을 수용하는 스크라이브 라인 (14) 의 영역 (27) 내에 몇몇 TEG 소자 (12) 들을 배치한다. 칩 (10) 에 대하여 패턴을 위치시키는데 얼라인먼트 마스크를 사용하는 반면, 칩 (10) 내에 2 개이상의 패턴들을 정렬시키는데 기준 패턴을 사용한다. 액세서리 패턴 (26) 아래 또는 위에 TEG 소자 (12) 들을 배치할 수도 있다. 이러한 구성도 또한 칩 영역을 감소시킨다.
단지 일 예로서 상기 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 범위를 벗어남 없이 당업자에 의해 쉽고 다양하게 변형 또는 변경할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 확산 단계들 또는 패터닝 단계들에서 발생되는 결함들 또는 전기적 특성들을 효과적으로 분석하는데 적합하며, 실질적으로 반도체 칩의 크기를 증가시키지 않는 TEG 소자들을 가지는 반도체 장치를제공할 수 있다.

Claims (9)

  1. 표준 소자들, 상기 표준 소자들에 접속된 본딩 패드 (11) 들, 및 상기 본딩 패드 (11) 아래에 놓이는 하나 이상의 TEG 소자 (12)를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 다수의 상기 TEG 소자 (12) 들은 상기 본딩 패드 (11) 아래에 놓이는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 본딩 패드 (12) 들은 상기 반도체 칩 (10) 의 주변 부근에 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 TEG 소자 (12) 는 다수의 확산 영역들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 TEG 소자 (12) 는 배선 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판, 상기 반도체 기판상에 형성된 다수의 반도체 칩 (10) 들, 상기 반도체 칩 (10) 들을 서로 분리하는 다수의 스크라이브 라인 (14) 들, 상기 반도체칩 (10) 들중 하나의 반도체 칩의 부분을 모니터하기 위한 하나 이상의 TEG 소자 (12), 및 상기 TEG 소자 (12) 에 접속되며 상기 스크라이브 라인 (14) 상에 배치되는 하나 이상의 TEG 패드 (15) 를 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 6 항에 있어서, 상기 TEG 소자 (12) 는 상기 스크라이브 라인 (14) 의 영역내에 배치되는 것을 특징으로 하는 반도체 웨이퍼.
  8. 제 7 항에 있어서, 상기 TEG 소자 (12) 는 상기 스크라이브 라인 (14) 의 영역 (27) 내에 형성된 액세서리 패턴 (26) 의 위 또는 아래에 놓이는 것을 특징으로 하는 반도체 웨이퍼.
  9. 제 6 항에 있어서, 상기 TEG 소자 (12) 는 상기 반도체 칩 (10) 내에 배치되며, 본딩 패드 (11) 아래에 놓이는 것을 특징으로 하는 반도체 웨이퍼.
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