JPH065663A - 評価用半導体装置 - Google Patents
評価用半導体装置Info
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- JPH065663A JPH065663A JP4160625A JP16062592A JPH065663A JP H065663 A JPH065663 A JP H065663A JP 4160625 A JP4160625 A JP 4160625A JP 16062592 A JP16062592 A JP 16062592A JP H065663 A JPH065663 A JP H065663A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 半導体装置のチップサイズが設計段階で変更
され、これに合わせて製造されるパッケージの大きさが
変更された場合に備え、如何なる大きさのパッケージで
あっても評価することができる評価用半導体装置を提供
する。 【構成】 評価用の素子が複数個設けられた半導体装置
の前記素子が形成される活性化領域を、格子状に形成さ
れたスクライブ領域１０２ａ，１０３ａ，…にて複数の
領域に分離させて画成し、このように画成した複数の領
域に１又は２以上のボンディングパッド１０，１０，…
を配置する。該スクライブ領域にて画成された領域に
は、トランジスタ１２０、拡散層抵抗１２１等からなる
評価用の素子が形成され、これによってボンディングの
物理的な接続状態のみならず電気的な接続状態も評価さ
れる。この評価用半導体装置は、パッケージに収納され
る半導体装置と同一の大きさとなるように前記スクライ
ブ領域に沿ってダイシングされる。
され、これに合わせて製造されるパッケージの大きさが
変更された場合に備え、如何なる大きさのパッケージで
あっても評価することができる評価用半導体装置を提供
する。 【構成】 評価用の素子が複数個設けられた半導体装置
の前記素子が形成される活性化領域を、格子状に形成さ
れたスクライブ領域１０２ａ，１０３ａ，…にて複数の
領域に分離させて画成し、このように画成した複数の領
域に１又は２以上のボンディングパッド１０，１０，…
を配置する。該スクライブ領域にて画成された領域に
は、トランジスタ１２０、拡散層抵抗１２１等からなる
評価用の素子が形成され、これによってボンディングの
物理的な接続状態のみならず電気的な接続状態も評価さ
れる。この評価用半導体装置は、パッケージに収納され
る半導体装置と同一の大きさとなるように前記スクライ
ブ領域に沿ってダイシングされる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置さらには評価
用半導体装置に適用して特に有効な技術に関し、例えば
大きさの異なる複数のパッケージの評価に利用して有用
な半導体装置に関する。
用半導体装置に適用して特に有効な技術に関し、例えば
大きさの異なる複数のパッケージの評価に利用して有用
な半導体装置に関する。
【０００２】
【従来の技術】半導体装置の開発においては、新たな半
導体装置が設計されると、これに合わせて、この半導体
装置を収納するパッケージも新たに設計される。このパ
ッケージの設計／製造は、新たな半導体装置の完成時点
までに終了することが望ましく、従ってこのパッケージ
の評価も早い段階で終了させておく必要がある。このた
め従来はパッケージの製造に合わせて、パッケージに収
納される前記新たな半導体装置と同一の大きさで、しか
も短期間で製造可能な、換言すれば、構成簡単な評価用
半導体装置を別途製造するようにしていた。
導体装置が設計されると、これに合わせて、この半導体
装置を収納するパッケージも新たに設計される。このパ
ッケージの設計／製造は、新たな半導体装置の完成時点
までに終了することが望ましく、従ってこのパッケージ
の評価も早い段階で終了させておく必要がある。このた
め従来はパッケージの製造に合わせて、パッケージに収
納される前記新たな半導体装置と同一の大きさで、しか
も短期間で製造可能な、換言すれば、構成簡単な評価用
半導体装置を別途製造するようにしていた。
【０００３】このように製造された評価用半導体装置
は、新たに製造される半導体装置用のパッケージに搭載
され、この評価用半導体装置をワイヤボンディングにて
パッケージ側の配線に接続して、ボンディング状態、外
部からの応力による耐圧性、ボンディング後のリーク電
流の有無等各種のテストを行うようにしていた。
は、新たに製造される半導体装置用のパッケージに搭載
され、この評価用半導体装置をワイヤボンディングにて
パッケージ側の配線に接続して、ボンディング状態、外
部からの応力による耐圧性、ボンディング後のリーク電
流の有無等各種のテストを行うようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、新たな
半導体装置を製作するに当たっては、試作段階で半導体
装置のチップサイズが変更されることがよくあり、この
場合には既に製造された評価用半導体装置が、新たな半
導体装置チップサイズと合わなくなって、該評価用半導
体装置が全く使用できなくなる。このような場合には変
更されたチップサイズに合わせて評価用半導体装置をつ
くり直す必要があり、新たな半導体装置の完成時までに
パッケージの評価及び実装後のパッケージをも合わせた
半導体装置の評価が完了しないという不具合、さらに
は、評価にコストが余分に掛かるなどの不具合があっ
た。
半導体装置を製作するに当たっては、試作段階で半導体
装置のチップサイズが変更されることがよくあり、この
場合には既に製造された評価用半導体装置が、新たな半
導体装置チップサイズと合わなくなって、該評価用半導
体装置が全く使用できなくなる。このような場合には変
更されたチップサイズに合わせて評価用半導体装置をつ
くり直す必要があり、新たな半導体装置の完成時までに
パッケージの評価及び実装後のパッケージをも合わせた
半導体装置の評価が完了しないという不具合、さらに
は、評価にコストが余分に掛かるなどの不具合があっ
た。
【０００５】本発明は斯かる事情に鑑みてなされたもの
で、新たに製造される半導体装置のチップサイズが製造
途中で変更され、これに合わせて製造されるパッケージ
の大きさが変更された場合に、この変更されたパッケー
ジ大きさに拘らずその評価更には実装後の装置の評価に
適用し得る評価用半導体装置を提供することを目的とす
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
で、新たに製造される半導体装置のチップサイズが製造
途中で変更され、これに合わせて製造されるパッケージ
の大きさが変更された場合に、この変更されたパッケー
ジ大きさに拘らずその評価更には実装後の装置の評価に
適用し得る評価用半導体装置を提供することを目的とす
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係わる半導体装置は、
評価用の素子が複数個設けられた半導体装置において、
前記素子が形成される活性化領域を、格子状に形成され
たスクライブ領域にて複数の領域に分離させて画成し、
斯く画成された複数の領域に１又は２以上のボンディン
グパッドを配置したものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係わる半導体装置は、
評価用の素子が複数個設けられた半導体装置において、
前記素子が形成される活性化領域を、格子状に形成され
たスクライブ領域にて複数の領域に分離させて画成し、
斯く画成された複数の領域に１又は２以上のボンディン
グパッドを配置したものである。
【０００７】
【作用】半導体装置の活性化領域が、格子状のスクライ
ブ領域にて複数の領域に区画され、該区画された夫々の
領域にボンディングパットが形成されているので、この
半導体装置を、どのスクライブ領域に沿って切断して
も、切断されて残った側の半導体チップには、その最も
外側に位置する領域にボンディングパッドが存在するこ
ととなる。
ブ領域にて複数の領域に区画され、該区画された夫々の
領域にボンディングパットが形成されているので、この
半導体装置を、どのスクライブ領域に沿って切断して
も、切断されて残った側の半導体チップには、その最も
外側に位置する領域にボンディングパッドが存在するこ
ととなる。
【０００８】
【実施例】以下、本発明の実施例を添付図面に従って説
明する。図１は本発明に係わる評価用半導体装置（以
下、「評価用チップ」と称す）１００のレイアウトの概
略を示す平面図である。この評価用チップ１００は、新
たに設計された半導体装置が採り得る最小の領域（図中
斜線に示す領域）１０１を基準チップとしている。そし
て、ダイシングによって評価用チップ１００の図中横方
向の長さを自在に設定できるように、複数のパッド列
（図示例では１０２，１０３，１０４の３列）が形成さ
れている。これらパッド列１０２，１０３，１０４の列
間には縦方向にスクライブ領域１０２ａ，１０３ａ，１
０４ａが形成される。評価用チップ１００の横幅を新た
に設計された半導体装置（図示省略）と同一サイズの幅
に裁断するに際しては、このスクライブ領域１０２ａ，
１０３ａ，１０４ａの何れかにダイシングラインが引か
れるようになる。
明する。図１は本発明に係わる評価用半導体装置（以
下、「評価用チップ」と称す）１００のレイアウトの概
略を示す平面図である。この評価用チップ１００は、新
たに設計された半導体装置が採り得る最小の領域（図中
斜線に示す領域）１０１を基準チップとしている。そし
て、ダイシングによって評価用チップ１００の図中横方
向の長さを自在に設定できるように、複数のパッド列
（図示例では１０２，１０３，１０４の３列）が形成さ
れている。これらパッド列１０２，１０３，１０４の列
間には縦方向にスクライブ領域１０２ａ，１０３ａ，１
０４ａが形成される。評価用チップ１００の横幅を新た
に設計された半導体装置（図示省略）と同一サイズの幅
に裁断するに際しては、このスクライブ領域１０２ａ，
１０３ａ，１０４ａの何れかにダイシングラインが引か
れるようになる。
【０００９】また、上述の複数のパッド列１０２，１０
３，１０４は、各々のパッド列内でボンディングパッド
１０，１０，１０…が縦方向に複数個一列に配置されて
いる。この一列のパッド列の中に含まれるボンディング
パッド１０，１０，１０，…は、図２に示すように、隣
接する２又は３以上のパッドが、１つのグループとなっ
て、評価用の素子の入／出力用パッドとなっている。そ
の一例としては、図示例の如くパッド列１０４に評価用
の素子としてゲート型のトランジスタ１２０及び拡散層
抵抗１２１が形成された場合、トランジスタ１２０のド
レイン，ゲート，ソースが３つのパッド１０ａ，１０
ｂ，１０ｃに接続され、更には拡散層抵抗１２１の両端
がパッド１０ｄ，１０ｄに接続され、これら評価用素子
に接続されたパッド１０ａ，１０ｂ，…に検査用の電圧
を印加することによって被検査体たるパッケージ側の配
線と評価用チップ１００とのボンディングによる電気的
接続状態の検査等が行われる。
３，１０４は、各々のパッド列内でボンディングパッド
１０，１０，１０…が縦方向に複数個一列に配置されて
いる。この一列のパッド列の中に含まれるボンディング
パッド１０，１０，１０，…は、図２に示すように、隣
接する２又は３以上のパッドが、１つのグループとなっ
て、評価用の素子の入／出力用パッドとなっている。そ
の一例としては、図示例の如くパッド列１０４に評価用
の素子としてゲート型のトランジスタ１２０及び拡散層
抵抗１２１が形成された場合、トランジスタ１２０のド
レイン，ゲート，ソースが３つのパッド１０ａ，１０
ｂ，１０ｃに接続され、更には拡散層抵抗１２１の両端
がパッド１０ｄ，１０ｄに接続され、これら評価用素子
に接続されたパッド１０ａ，１０ｂ，…に検査用の電圧
を印加することによって被検査体たるパッケージ側の配
線と評価用チップ１００とのボンディングによる電気的
接続状態の検査等が行われる。
【００１０】一方、評価用チップ１００の基準チップ１
０１の図中上部側には、チップ１００の図中縦方向の長
さを自在に設定できるように複数のパッド行（図示例で
は１１２，１１３，１１４の３行）が形成されている。
これらパッド行１１２，１１３，１１４の行間には横方
向にスクライブ領域１１２ａ，１１３ａ，１１４ａが形
成され、評価用チップ１００の縦方向の長さを新たに設
計された半導体装置の長さに応じて裁断するに際して
は、このスクライブ領域１１２ａ，１１３ａ，１１４ａ
の何れかにダイシングラインが引かれるようになる。
０１の図中上部側には、チップ１００の図中縦方向の長
さを自在に設定できるように複数のパッド行（図示例で
は１１２，１１３，１１４の３行）が形成されている。
これらパッド行１１２，１１３，１１４の行間には横方
向にスクライブ領域１１２ａ，１１３ａ，１１４ａが形
成され、評価用チップ１００の縦方向の長さを新たに設
計された半導体装置の長さに応じて裁断するに際して
は、このスクライブ領域１１２ａ，１１３ａ，１１４ａ
の何れかにダイシングラインが引かれるようになる。
【００１１】また、これら複数のパッド行１１２，１１
３，１１４は、各々のパッド行内でボンディングパッド
１１，１１，１１…が横方向に複数個一列に配置されて
いる。この一列のパッド列の中に含まれるボンディング
パッド１１，１１，１１，…は、図２にて示したパッド
列１０４に含まれる複数のパッドと同様に、隣接する２
又は３以上のパッド１１，１１，１１…が、１つのグル
ープとなって、評価用の素子（図２に示したようなゲー
ト型トランジスタ，拡散層抵抗等）の入力／出力端に接
続される。
３，１１４は、各々のパッド行内でボンディングパッド
１１，１１，１１…が横方向に複数個一列に配置されて
いる。この一列のパッド列の中に含まれるボンディング
パッド１１，１１，１１，…は、図２にて示したパッド
列１０４に含まれる複数のパッドと同様に、隣接する２
又は３以上のパッド１１，１１，１１…が、１つのグル
ープとなって、評価用の素子（図２に示したようなゲー
ト型トランジスタ，拡散層抵抗等）の入力／出力端に接
続される。
【００１２】このように構成された評価用チップ１００
は上述したように、新たに設計された半導体装置（図示
省略）のチップサイズに合わせて、上記縦方向／横方向
の複数のスクライブ領域のうちの何れかに沿って縦方向
／横方向に裁断され、所望の大きさのチップが得られる
ようになる。
は上述したように、新たに設計された半導体装置（図示
省略）のチップサイズに合わせて、上記縦方向／横方向
の複数のスクライブ領域のうちの何れかに沿って縦方向
／横方向に裁断され、所望の大きさのチップが得られる
ようになる。
【００１３】いま仮に、縦方向の裁断をスクライブ領域
１０４ａに沿って行い、一方横方向の裁断をスクライブ
領域１１４ａに沿って行った場合を考える。このように
ダイシングされてその大きさが決定された評価用チップ
１００は、パッケージ側のリードフレーム（図示省略）
に収納され、その外周面に位置するパッドに、パッケー
ジ側から引かれたワイヤがボンディングされる。
１０４ａに沿って行い、一方横方向の裁断をスクライブ
領域１１４ａに沿って行った場合を考える。このように
ダイシングされてその大きさが決定された評価用チップ
１００は、パッケージ側のリードフレーム（図示省略）
に収納され、その外周面に位置するパッドに、パッケー
ジ側から引かれたワイヤがボンディングされる。
【００１４】このように、所望のサイズに裁断された評
価用チップ１００を、新たな半導体装置に合わせて製造
されたパッケージに収納し、これにボンディングを行っ
て評価用のチップ１００が実装され、この実装された評
価用チップ１００を用いてボンディング状態の検査、応
力に対する耐圧の検査、電気的な接続状態の検査等が行
われる。
価用チップ１００を、新たな半導体装置に合わせて製造
されたパッケージに収納し、これにボンディングを行っ
て評価用のチップ１００が実装され、この実装された評
価用チップ１００を用いてボンディング状態の検査、応
力に対する耐圧の検査、電気的な接続状態の検査等が行
われる。
【００１５】尚、電気的な接続状態を検査するに当たっ
ては、最も外側に位置するチップ列及びチップ行内に形
成された、評価用の素子（図２で示したトランジスタ１
２０，拡散層抵抗１２１等）の入力側に接続されたパッ
ドに所定の電圧を印加し、出力側のパッドからの出力に
基いて検査が行われるようになっている。
ては、最も外側に位置するチップ列及びチップ行内に形
成された、評価用の素子（図２で示したトランジスタ１
２０，拡散層抵抗１２１等）の入力側に接続されたパッ
ドに所定の電圧を印加し、出力側のパッドからの出力に
基いて検査が行われるようになっている。
【００１６】（第２実施例）図３は、本発明の評価用チ
ップの第２の実施例を示す平面図である。この実施例の
評価用チップ２００は、おもにボンディング時の物理的
な接続状態を検知するために有効な構成となっている。
ップの第２の実施例を示す平面図である。この実施例の
評価用チップ２００は、おもにボンディング時の物理的
な接続状態を検知するために有効な構成となっている。
【００１７】即ち、この評価用チップ２００は、前述の
第１の実施例の構成と異なり、新たに設計された半導体
装置の最小の基準チップを想定することなく、換言すれ
ば、評価用チップ２００の図中横方向の長さを１列から
自在に設定できるような構成、即ち、横方向が複数のパ
ッド列（図示例では２０１〜２０７の７列）で形成され
ている。また、縦方向に関しても、同様に複数のパッド
行（図示例では２１１〜２２３の１３列）で形成されて
いる。
第１の実施例の構成と異なり、新たに設計された半導体
装置の最小の基準チップを想定することなく、換言すれ
ば、評価用チップ２００の図中横方向の長さを１列から
自在に設定できるような構成、即ち、横方向が複数のパ
ッド列（図示例では２０１〜２０７の７列）で形成され
ている。また、縦方向に関しても、同様に複数のパッド
行（図示例では２１１〜２２３の１３列）で形成されて
いる。
【００１８】そして、これらパッド列の列間及びパッド
行の行間には、夫々縦方向にスクライブ領域２０２ａ，
２０３ａ，２０４ａ…２０７ａが形成され、横方向にス
クライブ領域２１２ａ，２１３ａ，２１４ａ…２２３ａ
が形成されて、評価用チップ２００の全面にボンディン
グパッドが格子状に形成される。
行の行間には、夫々縦方向にスクライブ領域２０２ａ，
２０３ａ，２０４ａ…２０７ａが形成され、横方向にス
クライブ領域２１２ａ，２１３ａ，２１４ａ…２２３ａ
が形成されて、評価用チップ２００の全面にボンディン
グパッドが格子状に形成される。
【００１９】評価用チップ２００を斯かる構成とした場
合には、新たに設計された半導体装置（図示省略）が如
何なる大きさであってもこれに合わせて自在に裁断（ダ
イシング）を行って、設計避けた半導体装置と同一サイ
ズの評価用チップ２００を得ることができる。
合には、新たに設計された半導体装置（図示省略）が如
何なる大きさであってもこれに合わせて自在に裁断（ダ
イシング）を行って、設計避けた半導体装置と同一サイ
ズの評価用チップ２００を得ることができる。
【００２０】このようにダイシングされてその大きさが
決定された評価用チップ２００は、パッケージ側のリー
ドフレーム（図示省略）に収納され、チップ２００の外
周面に位置するパッドの各々に、パッケージ側から引き
出された所定のワイヤがボンディングされる。
決定された評価用チップ２００は、パッケージ側のリー
ドフレーム（図示省略）に収納され、チップ２００の外
周面に位置するパッドの各々に、パッケージ側から引き
出された所定のワイヤがボンディングされる。
【００２１】このように、所望のサイズに裁断（ダイシ
ング）された評価用チップ２００を、新たに設計された
半導体装置用のパッケージに収納し、これにボンディン
グを行って評価用チップ２００が実装され、この評価用
チップ２００を収納した実装後の装置を用いてボンディ
ングの接続状態（応力に対する耐久性）の検査等が行わ
れる。
ング）された評価用チップ２００を、新たに設計された
半導体装置用のパッケージに収納し、これにボンディン
グを行って評価用チップ２００が実装され、この評価用
チップ２００を収納した実装後の装置を用いてボンディ
ングの接続状態（応力に対する耐久性）の検査等が行わ
れる。
【００２２】尚、この第２実施例に示した評価用チップ
２００は、全面に亘って格子状にボンディングパッドが
形成されているため、ＬＯＣ接続パターンを採用する設
計の半導体装置の実装の評価に特に有効である。
２００は、全面に亘って格子状にボンディングパッドが
形成されているため、ＬＯＣ接続パターンを採用する設
計の半導体装置の実装の評価に特に有効である。
【００２３】以上詳述したように、本実施例の評価用チ
ップは、評価用の素子が複数個設けられ、前記素子が形
成される活性化領域が、格子状に形成されたスクライブ
領域にて複数の領域に分離させて画成されている。この
ように画成された複数の領域には１又は２以上のボンデ
ィングパッドが配置されており、何れかのスクライブ領
域に沿ってダイシングを行うだけで、所望のチップサイ
ズの評価用チップとすることができる。従って、半導体
装置の開発において、チップサイズが途中で変更された
場合であっても、評価用半導体装置を新たに設計する必
要がなくなり、評価用半導体装置の製作期間の短縮、更
には生産コストの低減が図れる。また、評価用チップの
１つのパッド列に、トランジスタや拡散層抵抗を１つの
パターンでレイアウトしておけば、その他のパッド列に
関しては、このパターンを繰り返して延々並べるだけの
設計でよく、レイアウトがいたって簡単となる。
ップは、評価用の素子が複数個設けられ、前記素子が形
成される活性化領域が、格子状に形成されたスクライブ
領域にて複数の領域に分離させて画成されている。この
ように画成された複数の領域には１又は２以上のボンデ
ィングパッドが配置されており、何れかのスクライブ領
域に沿ってダイシングを行うだけで、所望のチップサイ
ズの評価用チップとすることができる。従って、半導体
装置の開発において、チップサイズが途中で変更された
場合であっても、評価用半導体装置を新たに設計する必
要がなくなり、評価用半導体装置の製作期間の短縮、更
には生産コストの低減が図れる。また、評価用チップの
１つのパッド列に、トランジスタや拡散層抵抗を１つの
パターンでレイアウトしておけば、その他のパッド列に
関しては、このパターンを繰り返して延々並べるだけの
設計でよく、レイアウトがいたって簡単となる。
【００２４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ボ
ンディングパッド間に形成される素子は、トランジスタ
や拡散層抵抗に限らず、ショートチェック回路等構成簡
単な種々の素子が考えられる。また、本発明の評価用半
導体装置は、ＤＲＡＭの次世代のタイプに適用して更に
有効である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ボ
ンディングパッド間に形成される素子は、トランジスタ
や拡散層抵抗に限らず、ショートチェック回路等構成簡
単な種々の素子が考えられる。また、本発明の評価用半
導体装置は、ＤＲＡＭの次世代のタイプに適用して更に
有効である。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、１つの評価用半導体装置を
設計しておくだけで、半導体装置の開発においてチップ
サイズが途中で変更された場合であっても、評価用半導
体装置を新たに設計し直す必要がなくなり、製作期間の
短縮、更には生産コストの低減が図れる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、１つの評価用半導体装置を
設計しておくだけで、半導体装置の開発においてチップ
サイズが途中で変更された場合であっても、評価用半導
体装置を新たに設計し直す必要がなくなり、製作期間の
短縮、更には生産コストの低減が図れる。
【図１】本発明の第１実施例に係わる評価用半導体装置
の平面図である。
の平面図である。
【図２】第１実施例に係わる評価用半導体装置のパッド
列の拡大図である。
列の拡大図である。
【図３】本発明の第２実施例に係わる評価用半導体装置
の平面図である。
の平面図である。
１０ ボンディングパッド １００，２００ 評価用半導体装置（評価用チップ） １０２，１０３，１０４ パッド列 １０２ａ，１０３ａ，１０４ａ，１１２ａ，１１３ａ，
１１４ａ スクライブ領域 １１２，１１３，１１４ パッド行 １２０ トランジスタ １２１ 拡散層抵抗
１１４ａ スクライブ領域 １１２，１１３，１１４ パッド行 １２０ トランジスタ １２１ 拡散層抵抗
Claims (3)
- 【請求項１】 評価用の素子が複数個設けられた半導体
装置において、前記素子が形成される活性化領域を、格
子状に形成されたスクライブ領域にて複数の領域に分離
させて画成し、このように画成された複数の領域に１又
は２以上のボンディングパッドを配置したことを特徴と
する評価用半導体装置。 - 【請求項２】 前記スクライブ領域にて画成された領域
には、トランジスタからなる評価用の素子が形成されて
いることを特徴とする請求項１記載の評価用半導体装
置。 - 【請求項３】 前記スクライブ領域にて画成された領域
には、拡散層抵抗からなる評価用の素子が形成されてい
ることを特徴とする請求項１又は２に記載の評価用半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160625A JPH065663A (ja) | 1992-06-19 | 1992-06-19 | 評価用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160625A JPH065663A (ja) | 1992-06-19 | 1992-06-19 | 評価用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065663A true JPH065663A (ja) | 1994-01-14 |
Family
ID=15718983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160625A Pending JPH065663A (ja) | 1992-06-19 | 1992-06-19 | 評価用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065663A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0281105A2 (en) * | 1987-03-05 | 1988-09-07 | Sharp Kabushiki Kaisha | Color image copying device |
| JP2008187073A (ja) * | 2007-01-31 | 2008-08-14 | Seiko Npc Corp | 半導体回路のパッケージ評価用ウェハ |
| US7642625B2 (en) | 2007-06-15 | 2010-01-05 | Nec Electronics Corporation | Method of evaluating thermal stress resistance of semiconductor device, and semiconductor wafer having test element |
| US20100314734A1 (en) * | 2009-06-14 | 2010-12-16 | Terepac | Processes and structures for IC fabrication |
-
1992
- 1992-06-19 JP JP4160625A patent/JPH065663A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0281105A2 (en) * | 1987-03-05 | 1988-09-07 | Sharp Kabushiki Kaisha | Color image copying device |
| JP2008187073A (ja) * | 2007-01-31 | 2008-08-14 | Seiko Npc Corp | 半導体回路のパッケージ評価用ウェハ |
| US7642625B2 (en) | 2007-06-15 | 2010-01-05 | Nec Electronics Corporation | Method of evaluating thermal stress resistance of semiconductor device, and semiconductor wafer having test element |
| US20100314734A1 (en) * | 2009-06-14 | 2010-12-16 | Terepac | Processes and structures for IC fabrication |
| US8759713B2 (en) * | 2009-06-14 | 2014-06-24 | Terepac Corporation | Methods for interconnecting bonding pads between components |
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