JP3022563B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3022563B2 JP3022563B2 JP63069479A JP6947988A JP3022563B2 JP 3022563 B2 JP3022563 B2 JP 3022563B2 JP 63069479 A JP63069479 A JP 63069479A JP 6947988 A JP6947988 A JP 6947988A JP 3022563 B2 JP3022563 B2 JP 3022563B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の電源配線技術に関し、セミカ
スタムLSIの自動設計化に適用して特に有効な技術に関
するものである。
スタムLSIの自動設計化に適用して特に有効な技術に関
するものである。
セミカスタムLSIの自動設計技術については、例え
ば、日経マグロウヒル社、昭和62年12月１日発行、「日
経マイクロデバイス・12月号」P90〜P95に記載があり、
スタンダードセルやゲートアレイなど、セミカスタムLS
Iを代表する半導体装置の自動設計技術動向が解説され
ている。
ば、日経マグロウヒル社、昭和62年12月１日発行、「日
経マイクロデバイス・12月号」P90〜P95に記載があり、
スタンダードセルやゲートアレイなど、セミカスタムLS
Iを代表する半導体装置の自動設計技術動向が解説され
ている。
上記スタンダードセルの作成には、従来、ポリセル方
式などが用いられていたが、セミカスタムLSIの開発期
間短縮化や多機能化が進むにつれ、論理階層の設計や、
RAM、ROMなどのマクロセルの搭載に適した、いわゆるビ
ルディングブロック方式が用いられるようになってい
る。
式などが用いられていたが、セミカスタムLSIの開発期
間短縮化や多機能化が進むにつれ、論理階層の設計や、
RAM、ROMなどのマクロセルの搭載に適した、いわゆるビ
ルディングブロック方式が用いられるようになってい
る。
このビルディングブロック方式によるスタンダードセ
ルの電源配線工程は、概ね以下の通りである。
ルの電源配線工程は、概ね以下の通りである。
まず、半導体ペレット（以下、ペレットという）の回
路形成領域に論理ブロックやマクロセルを形成し、その
際、各論理ブロックやマクロセルの周縁部に電源を、ま
た、端部に給電点対をそれぞれ配置する。
路形成領域に論理ブロックやマクロセルを形成し、その
際、各論理ブロックやマクロセルの周縁部に電源を、ま
た、端部に給電点対をそれぞれ配置する。
次に、Vdd（電源電圧）用電源幹線とVss（グランド電
圧）用電源幹線とからなる電源幹線を論理ブロックやマ
クロセルの間に配置する。
圧）用電源幹線とからなる電源幹線を論理ブロックやマ
クロセルの間に配置する。
最後に、電源幹線と前記給電点対との間に電源線を形
成し、給電点対の一方をVdd用電源幹線に、また、他方
をVss用電源幹線に接続することにより、ペレット内の
全ての素子に電力を供給する電源網を形成する。
成し、給電点対の一方をVdd用電源幹線に、また、他方
をVss用電源幹線に接続することにより、ペレット内の
全ての素子に電力を供給する電源網を形成する。
ところが、上記ビルディングブロック方式を用いてス
タンダードセルを作成する際、電源幹線を挟んで配置さ
れる論理ブロック（または、マクロセル）の相対位置に
よっては、給電点対と電源幹線とを接続するための電源
線同士がショートしてしまうことがある。
タンダードセルを作成する際、電源幹線を挟んで配置さ
れる論理ブロック（または、マクロセル）の相対位置に
よっては、給電点対と電源幹線とを接続するための電源
線同士がショートしてしまうことがある。
これを第３図で説明すると、電源幹線20を挟む一対の
論理ブロック21,22の各給電点対21a,22aから、Vdd用電
源幹線20aとVss用電源幹線20bとに電源線23,24を延ばす
場合、例えば、論理ブロック21の給電点対21aからVss用
電源幹線20bに延びる電源線23はVdd用電源幹線20aを跨
がなければならず、また、もう一方の論理ブロック22の
給電点対22aからVdd用電源幹線20aに延びる電源線24はV
ss用電源幹線20bを跨がなければならないため、論理ブ
ロック21,22の相対位置によっては、電源線23と電源線2
4とが接近してショートしてしまうことがある。
論理ブロック21,22の各給電点対21a,22aから、Vdd用電
源幹線20aとVss用電源幹線20bとに電源線23,24を延ばす
場合、例えば、論理ブロック21の給電点対21aからVss用
電源幹線20bに延びる電源線23はVdd用電源幹線20aを跨
がなければならず、また、もう一方の論理ブロック22の
給電点対22aからVdd用電源幹線20aに延びる電源線24はV
ss用電源幹線20bを跨がなければならないため、論理ブ
ロック21,22の相対位置によっては、電源線23と電源線2
4とが接近してショートしてしまうことがある。
このような場合は、論理ブロックやマクロセルの配置
をやり直す必要があるが、このような設計変更は極めて
高度な判断を必要とするため、現状ではコンピュータや
CADなどの自動設計技術を利用して設計変更を行うこと
が難しい。
をやり直す必要があるが、このような設計変更は極めて
高度な判断を必要とするため、現状ではコンピュータや
CADなどの自動設計技術を利用して設計変更を行うこと
が難しい。
そこで、止むを得ず、長時間を要する人手作業によっ
て設計変更を行っているのが現状であり、これがスタン
ダードセルの開発期間を短縮化する上で大きな妨げとな
っている。
て設計変更を行っているのが現状であり、これがスタン
ダードセルの開発期間を短縮化する上で大きな妨げとな
っている。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、ビルディングブロック方式を用いて
作成される半導体装置の設計自動化を達成することがで
きる技術を提供することにある。
あり、その目的は、ビルディングブロック方式を用いて
作成される半導体装置の設計自動化を達成することがで
きる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴とは、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、ビルディングブロック方式を用いて論理ブ
ロックやマクロセルの配置、配線を行う半導体装置のVd
d用電源幹線とVss用電源幹線との少なくとも一方を分割
して、かつこの分割された一方が他方を挟むように配置
するとともに、Vdd用電源幹線とVss用電源幹線とは異な
る配線層で形成されたVdd用電源線とVss用電源線とを一
直線上に形成するものである。
ロックやマクロセルの配置、配線を行う半導体装置のVd
d用電源幹線とVss用電源幹線との少なくとも一方を分割
して、かつこの分割された一方が他方を挟むように配置
するとともに、Vdd用電源幹線とVss用電源幹線とは異な
る配線層で形成されたVdd用電源線とVss用電源線とを一
直線上に形成するものである。
上記した手段によれば、電源幹線Vdd,Vssを挟んで対
向する論理ブロック（またはマクロセル）の給電点対か
ら電源幹線Vdd,Vssに電源線を延ばす際、各電源線が電
源幹線Vdd,Vssを跨ぐことがないため、電源線同士のシ
ョートを有効に防止することができる。
向する論理ブロック（またはマクロセル）の給電点対か
ら電源幹線Vdd,Vssに電源線を延ばす際、各電源線が電
源幹線Vdd,Vssを跨ぐことがないため、電源線同士のシ
ョートを有効に防止することができる。
第１図は本発明の一実施例である半導体装置を示す第
２図の要部拡大平面図、第２図はこの半導体装置の略平
面図である。
２図の要部拡大平面図、第２図はこの半導体装置の略平
面図である。
本実施例の半導体装置は、ビルディングブロック方式
により作成されるスタンダードセルであって、第２図に
示すように、シリコン単結晶からなるペレット１の回路
形成領域には、多数の論理ブロック２およびマクロセル
３が所定の間隔を置いて配置されている。
により作成されるスタンダードセルであって、第２図に
示すように、シリコン単結晶からなるペレット１の回路
形成領域には、多数の論理ブロック２およびマクロセル
３が所定の間隔を置いて配置されている。
各論理ブロック２の内部には、図示しない多数のセル
列と、各セル列に電力を供給する電源とが形成され、電
源の端部には、給電点対2aが形成されている。
列と、各セル列に電力を供給する電源とが形成され、電
源の端部には、給電点対2aが形成されている。
同様に、各マクロセル３の内部には、RAM、ROMなどの
メモリセルからなる多数のセル列と、各セルに電力を供
給する電源とが形成され、電源の端部には、給電点対3a
が形成されている。
メモリセルからなる多数のセル列と、各セルに電力を供
給する電源とが形成され、電源の端部には、給電点対3a
が形成されている。
論理ブロック２およびマクロセル３の余領域には、入
出力バッファ回路４に接続された二本の主電源配線５
と、この主電源配線５に直交する多数本の電源幹線６と
が梯子状に配設され、各論理ブロック２の給電点対2aお
よび各マクロセル３の給電点対3aが電源線７を介して電
源幹線６に接続されている。
出力バッファ回路４に接続された二本の主電源配線５
と、この主電源配線５に直交する多数本の電源幹線６と
が梯子状に配設され、各論理ブロック２の給電点対2aお
よび各マクロセル３の給電点対3aが電源線７を介して電
源幹線６に接続されている。
ここで、主電源配線５は、Vdd用主電源配線5aとVss用
主電源配線5bとから構成され、例えば、Vdd＝5V、Vss＝
0Vである。
主電源配線5bとから構成され、例えば、Vdd＝5V、Vss＝
0Vである。
なお、ペレット１の周縁部には多数のボンディングパ
ッド８が形成され、このペレット１をパッケージに封止
する際、リードとの間にワイヤがボンディングされるよ
うになっている。
ッド８が形成され、このペレット１をパッケージに封止
する際、リードとの間にワイヤがボンディングされるよ
うになっている。
次に、本実施例においては、各電源幹線６は、第１図
に示すように、Vdd用電源幹線6aとVss用電源幹線6bとか
ら構成され、その一方、すなわち、Vdd用電源幹線6aが
二分割され、Vss用電源幹線6bを挟んでその両側に配設
されている。
に示すように、Vdd用電源幹線6aとVss用電源幹線6bとか
ら構成され、その一方、すなわち、Vdd用電源幹線6aが
二分割され、Vss用電源幹線6bを挟んでその両側に配設
されている。
そして、電源幹線６の上下に配置された論理ブロック
２（またはマクロセル３）の給電点対2a（または3a）と
電源幹線６とを接続する電源線７のうち、Vdd用電源幹
線6aに接続される電源線７は、各論理ブロック２（また
はマクロセル３）の手前側のVdd用電源幹線6aに接続さ
れるようになっている。
２（またはマクロセル３）の給電点対2a（または3a）と
電源幹線６とを接続する電源線７のうち、Vdd用電源幹
線6aに接続される電源線７は、各論理ブロック２（また
はマクロセル３）の手前側のVdd用電源幹線6aに接続さ
れるようになっている。
なお、電源幹線６と電源線７とは、階層構造をなし、
例えば、第一層Al配線または第三層Al配線が電源幹線６
として用いられる場合には、第二層Al配線が電源線７と
して用いられるため、コンタクトホール９を介して電源
幹線６と電源線７との接続が行われることになる。
例えば、第一層Al配線または第三層Al配線が電源幹線６
として用いられる場合には、第二層Al配線が電源線７と
して用いられるため、コンタクトホール９を介して電源
幹線６と電源線７との接続が行われることになる。
このように、Vdd用電源幹線6aを二分割してVss用電源
幹線6bの両側に配設した場合には、従来のスタンダード
セルと異なり、論理ブロック２（またはマクロセル３）
の給電点対2a（または3a）から電源幹線６に延びる電源
線７が電源幹線６の一方を跨ぐことがないため、電源幹
線６を挟んで対向する論理ブロック２（またはマクロセ
ル３）の相対位置が近接した場合であっても、電源線7,
7同士のショートを有効に防止することができる。
幹線6bの両側に配設した場合には、従来のスタンダード
セルと異なり、論理ブロック２（またはマクロセル３）
の給電点対2a（または3a）から電源幹線６に延びる電源
線７が電源幹線６の一方を跨ぐことがないため、電源幹
線６を挟んで対向する論理ブロック２（またはマクロセ
ル３）の相対位置が近接した場合であっても、電源線7,
7同士のショートを有効に防止することができる。
その結果、従来、人手作業によって長時間をかけて行
なっていた設計変更工程が不要となり、スタンダードセ
ルの設計が完全自動化されることから、スタンダードセ
ルの開発期間を大幅に短縮化することが可能となる。
なっていた設計変更工程が不要となり、スタンダードセ
ルの設計が完全自動化されることから、スタンダードセ
ルの開発期間を大幅に短縮化することが可能となる。
また、論理ブロック２やマクロセル３の相対位置をよ
り近接させることができるため、スタンダードセルの集
積度をより向上させることができる。
り近接させることができるため、スタンダードセルの集
積度をより向上させることができる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、実施例では、Vdd用電源幹線を二分割してVss
用電源幹線の両側に配設したが、これとは逆に、Vss用
電源幹線を二分割してVdd用電源幹線の両側に配設した
場合でも、実施例と同様の効果を得ることができる。
用電源幹線の両側に配設したが、これとは逆に、Vss用
電源幹線を二分割してVdd用電源幹線の両側に配設した
場合でも、実施例と同様の効果を得ることができる。
また、Vdd用電源幹線とVss用電源幹線の両方を二分割
した場合には、電源線同士のショートをより確実に防止
することができる。
した場合には、電源線同士のショートをより確実に防止
することができる。
なお、以上の説明では、主として本発明者によってな
された発明をその背景となった利用分野であるスタンダ
ードセルに適用した場合について説明したが、これに限
定されるものではなく、例えば、敷き詰めゲートアレイ
など、ビルディングブロック方式により作成される他の
半導体装置に適用することもできる。
された発明をその背景となった利用分野であるスタンダ
ードセルに適用した場合について説明したが、これに限
定されるものではなく、例えば、敷き詰めゲートアレイ
など、ビルディングブロック方式により作成される他の
半導体装置に適用することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、ビルディングブロック方式を用いて論理ブ
ロックやマクロセルの配置、配線を行う半導体装置のVd
d用電源幹線とVss用電源幹線との少なくとも一方を分割
して、かつこの分割された一方が他方を挟むように配置
するとともに、Vdd用電源幹線とVss用電源幹線とは異な
る配線層で形成されたVdd用電源線とVss用電源線とを一
直線上に形成することにより、電源幹線を挟んで対向す
る論理ブロック（またはマクロセル）の給電点対から電
源幹線に延びる電源線同士のショートを有効に防止する
ことができるため、半導体装置の設計自動化が達成さ
れ、ひいては、開発期間の短縮化が促進される。
ロックやマクロセルの配置、配線を行う半導体装置のVd
d用電源幹線とVss用電源幹線との少なくとも一方を分割
して、かつこの分割された一方が他方を挟むように配置
するとともに、Vdd用電源幹線とVss用電源幹線とは異な
る配線層で形成されたVdd用電源線とVss用電源線とを一
直線上に形成することにより、電源幹線を挟んで対向す
る論理ブロック（またはマクロセル）の給電点対から電
源幹線に延びる電源線同士のショートを有効に防止する
ことができるため、半導体装置の設計自動化が達成さ
れ、ひいては、開発期間の短縮化が促進される。
第１図は、本発明の一実施例である半導体装置を示す第
２図の要部拡大平面図、 第２図は、この半導体装置の略平面図、 第３図は、従来の半導体装置における電源配線構造を示
す要部拡大平面図である。 １……半導体ペレット、2,21,22……論理ブロック、2a,
3a,21a,22a……給電点対、３……マクロセル、４……入
出力バッファ回路、５……主電源配線、5a……電源電圧
（Vdd）用主電源配線、5b……グランド電圧（Vss）用主
電源配線、6,20……電源幹線、6a,20a……電源電圧（Vd
d）用電源幹線、6b,20b……グランド電圧（Vss）用電源
幹線、7,23,24……電源線、８……ボンディングパッ
ド、９……コンタクトホール。
２図の要部拡大平面図、 第２図は、この半導体装置の略平面図、 第３図は、従来の半導体装置における電源配線構造を示
す要部拡大平面図である。 １……半導体ペレット、2,21,22……論理ブロック、2a,
3a,21a,22a……給電点対、３……マクロセル、４……入
出力バッファ回路、５……主電源配線、5a……電源電圧
（Vdd）用主電源配線、5b……グランド電圧（Vss）用主
電源配線、6,20……電源幹線、6a,20a……電源電圧（Vd
d）用電源幹線、6b,20b……グランド電圧（Vss）用電源
幹線、7,23,24……電源線、８……ボンディングパッ
ド、９……コンタクトホール。
Claims (2)
- 【請求項１】多数のセル列と、このセル列の各セルに電
力を供給する電源とが形成され、かつこの電源の端部に
給電点対が形成されている多数の論理ブロックと、 メモリセルからなる多数のセル列と、このセル列の各セ
ルに電力を供給する電源とが形成され、かつこの電源の
端部に給電点対が形成されている多数のマクロセルと
を、 ビルディングブロック方式を用いて配置および配線を行
う半導体装置であって、 前記論理ブロックや前記マクロセルの余領域に、前記半
導体装置の主電源配線に直交する多数本の電源幹線が梯
子上に配設されて、かつこの各電源幹線が電源電圧用電
源幹線とグランド電圧用電源幹線とから構成され、 前記電源電圧用電源幹線とグランド電圧用電源幹線との
一方が分割されて、かつこの分割された一方が他方を挟
むように配置されているとともに、 前記電源電圧用電源幹線と前記グランド電圧用電源幹線
とは異なる配線層で形成された電源線の電源電圧用電源
線とグランド電圧用電源線とを有し、 前記電源幹線の両側に配置された前記論理ブロックまた
はマクロセルの前記給電点対と該電源幹線を構成する電
源電圧用電源幹線およびグランド電圧用電源幹線とを電
源電圧用電源線とグランド電圧用電源線とによりそれぞ
れ接続し、 前記電源幹線の一方側にある前記論理ブロックまたはマ
クロセルの前記給電点対に接続する前記電源電圧用電源
線または前記グランド電圧用電源線の一方と前記電源幹
線の他方側にある前記論理ブロックまたはマクロセルの
前記給電点対に接続する前記電源電圧用電源線または前
記グランド電圧用電源線の他方とが互いに一直線状に形
成されたことを特徴とする半導体装置。 - 【請求項２】前記半導体装置はスタンダードセルである
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069479A JP3022563B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069479A JP3022563B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243541A JPH01243541A (ja) | 1989-09-28 |
| JP3022563B2 true JP3022563B2 (ja) | 2000-03-21 |
Family
ID=13403872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069479A Expired - Fee Related JP3022563B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022563B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830781B2 (ja) * | 1995-07-12 | 1998-12-02 | 日本電気株式会社 | マスタスライス型ゲートアレイ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123139B2 (ja) * | 1986-03-28 | 1995-12-25 | 株式会社東芝 | 半導体論理集積回路装置のレイアウト方法 |
| JPS6329543A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-03-25 JP JP63069479A patent/JP3022563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243541A (ja) | 1989-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |