JPS6135536A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6135536A JPS6135536A JP15790084A JP15790084A JPS6135536A JP S6135536 A JPS6135536 A JP S6135536A JP 15790084 A JP15790084 A JP 15790084A JP 15790084 A JP15790084 A JP 15790084A JP S6135536 A JPS6135536 A JP S6135536A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- rom
- wiring
- diffusion region
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマスタースライス方式の半導体集積回路に路用
するに好ｊａな半導し卜装首に関する。
するに好ｊａな半導し卜装首に関する。
従来から半ン９体装置を（１り成する場合には、マスタ
ースライス方式によって基本素子集合体（以下、ベーシ
ックセルど称づ゛る）を複数個配列１″るようにしてい
た。
ースライス方式によって基本素子集合体（以下、ベーシ
ックセルど称づ゛る）を複数個配列１″るようにしてい
た。
以下添付図面の第４図乃至第６図を参照して従来装置を
説明する。なＪ３、以下の図面の説明において回−要素
は同一符号で示１゜第４図はＲＯＭ機能の一例の説明図
である。第４図に示すＪ：う４Ｆ６ワード（１１へ１３
）Ｘ８ビツト（Ｂｌ〜Ｂ８）のＲＯＭ（リードオンリメ
モリ）の機能を実現づ。
説明する。なＪ３、以下の図面の説明において回−要素
は同一符号で示１゜第４図はＲＯＭ機能の一例の説明図
である。第４図に示すＪ：う４Ｆ６ワード（１１へ１３
）Ｘ８ビツト（Ｂｌ〜Ｂ８）のＲＯＭ（リードオンリメ
モリ）の機能を実現づ。
る為には、第５図の回路図に示すように基本機能を有す
る素子（例えばＮＯＲゲー１〜）で植成されルヘーシッ
クセル１を複数個配列する。そして各ベーシックセル１
間を例えばアルミニウムからなる配線領域２で結合して
目的どする回路を構成する。
る素子（例えばＮＯＲゲー１〜）で植成されルヘーシッ
クセル１を複数個配列する。そして各ベーシックセル１
間を例えばアルミニウムからなる配線領域２で結合して
目的どする回路を構成する。
（青用技術の問題点〕
第５図の構成において使用するベーシックセル１の数は
１１個である。ところが、ＲＯＭのビット数が増えれば
、ベーシックセル１の多く番よＲＯＭを実現づる為に費
され、システム全体を盛り込む為には、ひとまわり大き
なマスターチップを使用することが必要になってくる。
１１個である。ところが、ＲＯＭのビット数が増えれば
、ベーシックセル１の多く番よＲＯＭを実現づる為に費
され、システム全体を盛り込む為には、ひとまわり大き
なマスターチップを使用することが必要になってくる。
またワード数が増えた場合ら、１つのビットの機能は多
入力のＮＯＲ回路なので、第６図の論理回路図に示Ｊ如
く数多くのベーシックセルを１ｓｌｊ ＩＩリ−る必要
があり、やはりひどにわり規模の大きなマスターチップ
の開発が必要ど４ｃってくる。この為、ベーシックセル
の使用効率（ベーシックセルの総数に対する機能のｔ＝
数の比）が低下Ｊるという問題があった。
入力のＮＯＲ回路なので、第６図の論理回路図に示Ｊ如
く数多くのベーシックセルを１ｓｌｊ ＩＩリ−る必要
があり、やはりひどにわり規模の大きなマスターチップ
の開発が必要ど４ｃってくる。この為、ベーシックセル
の使用効率（ベーシックセルの総数に対する機能のｔ＝
数の比）が低下Ｊるという問題があった。
〔発明の目的）
本発明は上記従来技術の問題点を解消Ｊるためになされ
たもので、ベーシックセルの使用効率を高めることを可
能にした半導体装置を提供することを目的とする。
たもので、ベーシックセルの使用効率を高めることを可
能にした半導体装置を提供することを目的とする。
上記目的を達成１′る為に本発明は、塁木典能を備えた
素子ブロックを含む第１の低能素子部と、各素子ブロッ
クを相互接続Ｊ゛る配線領域部と、配線領域部の中にお
いて配線と相互干渉のない層に配設される第２の（幾能
素子部とを備える半導体装置を提供するものである。
素子ブロックを含む第１の低能素子部と、各素子ブロッ
クを相互接続Ｊ゛る配線領域部と、配線領域部の中にお
いて配線と相互干渉のない層に配設される第２の（幾能
素子部とを備える半導体装置を提供するものである。
〔発明の実施例〕
以下、添イ」図面を参照しながら本発明の一実施例を説
明り°る。
明り°る。
第１図は同実施例の回路図でｉ１５つ、第４図に示しｌ
こＲＯＭの１本能を配線領域部で実現したものである。
こＲＯＭの１本能を配線領域部で実現したものである。
第１図に承りように、従来はベーシックセル１で実現し
ていたＲ ＯＭ １３ｍ能を配線領域２で実現している
。
ていたＲ ＯＭ １３ｍ能を配線領域２で実現している
。
第２図は第１図の点線で囲んだ部分Ａの拡大パターン図
である。半導体基板上には不純物拡散領域（Ｎ型拡散領
域）ＰＩが形成され、その上には絶縁膜を介してポリシ
リコン線Ｐ２が配線されている。そしてポリシリコン線
Ｐ２の上には絶ａ膜を介して、アルミニウム線Ｐ３がポ
リシリコン線Ｐ２と交叉するように配線されている。な
お、アルミニウム線Ｐ３の所定の位置は、コンタクトホ
ールＰ４を介してＮ型拡散領域Ｐ１に接続されている。
である。半導体基板上には不純物拡散領域（Ｎ型拡散領
域）ＰＩが形成され、その上には絶縁膜を介してポリシ
リコン線Ｐ２が配線されている。そしてポリシリコン線
Ｐ２の上には絶ａ膜を介して、アルミニウム線Ｐ３がポ
リシリコン線Ｐ２と交叉するように配線されている。な
お、アルミニウム線Ｐ３の所定の位置は、コンタクトホ
ールＰ４を介してＮ型拡散領域Ｐ１に接続されている。
このようなＲＯＭ列にＲＯＭどしての礪能を持たせる為
にはポリシリ−コン線Ｐ２に入力信号を（例えば■ 〜
Ｉ 、１ 〜１３）を供給し、Ｎ型拡散領域Ｐ１にコ
ンタクトボールＰ４を介してＮ型拡散領域Ｐ１からアル
ミニウム線Ｐ３に信号を取り出すことにより出力信号を
管でいる。
にはポリシリ−コン線Ｐ２に入力信号を（例えば■ 〜
Ｉ 、１ 〜１３）を供給し、Ｎ型拡散領域Ｐ１にコ
ンタクトボールＰ４を介してＮ型拡散領域Ｐ１からアル
ミニウム線Ｐ３に信号を取り出すことにより出力信号を
管でいる。
一方、ＲＯＭを使用しない時には、このＦ＜ ＯＭ列を
無視して他の配線どして使用するアルミニウムを通すこ
とが可能である。更に、第３図のブロックＩＡの如く、
複数１１７．１の１（０Ｍ列３を基本素子夕１１４の間
に配置することによりＰＬＡ（プログラマブルロジック
アレイ）を実現することも可能である。
無視して他の配線どして使用するアルミニウムを通すこ
とが可能である。更に、第３図のブロックＩＡの如く、
複数１１７．１の１（０Ｍ列３を基本素子夕１１４の間
に配置することによりＰＬＡ（プログラマブルロジック
アレイ）を実現することも可能である。
以上）ホベｌＣ如く、索子領域にＲＯＭ列を配置Ｊるこ
とににす、同一のマスターデツプで５（９冨な（ぷ能を
実現することか出来る。従って、第５図の開成では１゛
１個のベーシックビルが必要であったのに対して、本実
施例に係る第１図の構成では３個のベーシックセルで同
−強ｆ屯を実現することが出来る。また、第３図に示す
如く、複数個のＲＯＭ列を配「ｔすることによってＰＬ
Ａを実現できる為、簡単な組合わせの論即回路はＲＯＭ
列だ【プで達成することが出来る。ち（２みに、ＲＯＭ
を使用しｔ【い時に配Ｆｔｉ領域に通すことが可１１１
；な配線本数はＲＯＭ列の有無に関係なく同じである。
とににす、同一のマスターデツプで５（９冨な（ぷ能を
実現することか出来る。従って、第５図の開成では１゛
１個のベーシックビルが必要であったのに対して、本実
施例に係る第１図の構成では３個のベーシックセルで同
−強ｆ屯を実現することが出来る。また、第３図に示す
如く、複数個のＲＯＭ列を配「ｔすることによってＰＬ
Ａを実現できる為、簡単な組合わせの論即回路はＲＯＭ
列だ【プで達成することが出来る。ち（２みに、ＲＯＭ
を使用しｔ【い時に配Ｆｔｉ領域に通すことが可１１１
；な配線本数はＲＯＭ列の有無に関係なく同じである。
以上述べた如く、水元］ｙＪによれば配線に支障のない
膚により構成されたＲＯＭ列を配線領域には設する事に
より、ベーシックセルの使用効率を高゛めた半導体装置
を実現することができる。
膚により構成されたＲＯＭ列を配線領域には設する事に
より、ベーシックセルの使用効率を高゛めた半導体装置
を実現することができる。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の一部の拡大パターン図、第３図は本発明にもとづ
いてＰ（−△を実現した場合のブロック図、第４図はＲ
ｏｌｌ能の説明図、第５図は第４図に示す機能を実現す
る従来装置の一例の回路図、第６図は第５図の構成に用
いられるＮＯＲ回路のロジック図である。 １・・・ベーシックセル、２・・・配ｍ領域、３・・・
ＲＯＭ列、４・・・基本素子列、Ｐｌ・・・Ｎ型拡１１
ｋ領域、Ｐ２・・・ポリシリコン線、Ｐ３・・・アルミ
ニウム線、Ｐ４・・・コンタクトホール。 ６２ 図 Ｂｌ ８２ ８３ ８４琶 ３
圓 ス ５４ 図 ８１ ａ２ Ｂ３ 日４ ａｓ ａｇ ８
７ ８８お５ 図 色６ 図 （ｂ）
回路の一部の拡大パターン図、第３図は本発明にもとづ
いてＰ（−△を実現した場合のブロック図、第４図はＲ
ｏｌｌ能の説明図、第５図は第４図に示す機能を実現す
る従来装置の一例の回路図、第６図は第５図の構成に用
いられるＮＯＲ回路のロジック図である。 １・・・ベーシックセル、２・・・配ｍ領域、３・・・
ＲＯＭ列、４・・・基本素子列、Ｐｌ・・・Ｎ型拡１１
ｋ領域、Ｐ２・・・ポリシリコン線、Ｐ３・・・アルミ
ニウム線、Ｐ４・・・コンタクトホール。 ６２ 図 Ｂｌ ８２ ８３ ８４琶 ３
圓 ス ５４ 図 ８１ ａ２ Ｂ３ 日４ ａｓ ａｇ ８
７ ８８お５ 図 色６ 図 （ｂ）
Claims (1)
- 基本機能を備えた複数の素子ブロックを含む第１の機
能素子部と、前記複数の素子ブロックをそれぞれ相互接
続する配線を含む配線領域部と、この配線領域部中の前
記配線と相互干渉のない層に配設される第２の機能素子
部とを備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15790084A JPS6135536A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15790084A JPS6135536A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135536A true JPS6135536A (ja) | 1986-02-20 |
Family
ID=15659877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15790084A Pending JPS6135536A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02234148A (ja) * | 1989-03-07 | 1990-09-17 | Mita Ind Co Ltd | 画像読取り装置 |
-
1984
- 1984-07-28 JP JP15790084A patent/JPS6135536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02234148A (ja) * | 1989-03-07 | 1990-09-17 | Mita Ind Co Ltd | 画像読取り装置 |
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