JPS61240652A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61240652A JPS61240652A JP8124685A JP8124685A JPS61240652A JP S61240652 A JPS61240652 A JP S61240652A JP 8124685 A JP8124685 A JP 8124685A JP 8124685 A JP8124685 A JP 8124685A JP S61240652 A JPS61240652 A JP S61240652A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- layer
- area
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に係り、特にスタンダー
ドセル方式を採用した装置に関わるものである。
ドセル方式を採用した装置に関わるものである。
スタンダードセル方式の半導体集積回路装置は、予めス
タンダードセルと称する論理機能の最小単位を実現する
標準仕様の回路を矩形の領域に構成実現しておいたもの
を複数種類準備しておき、そのスタンダードセルを多数
個列状に配置して、一般的には複数のセル行を構成し、
その間を配線することによシ所望の回路動作を得ようと
するもので、新たな機能の回路の要望に対し、比較的簡
単に対拠出来る特徴を有している。
タンダードセルと称する論理機能の最小単位を実現する
標準仕様の回路を矩形の領域に構成実現しておいたもの
を複数種類準備しておき、そのスタンダードセルを多数
個列状に配置して、一般的には複数のセル行を構成し、
その間を配線することによシ所望の回路動作を得ようと
するもので、新たな機能の回路の要望に対し、比較的簡
単に対拠出来る特徴を有している。
すなわち、予め複数種類準備されるスタンダードセルは
、全ての機能回路に共通であるため、上記方式を採用す
ると開発期間の短縮、製造コストの低減が図れ、多品種
少量生産を可能とする。
、全ての機能回路に共通であるため、上記方式を採用す
ると開発期間の短縮、製造コストの低減が図れ、多品種
少量生産を可能とする。
スタンダードセル方式による大規模集積回路装置の一般
的な例を第３図に示す。すなわち、この半導体集積回路
装置は、半導体チップ上がスタンダードセルを並べたセ
ル行で構成される素子領域１、配線領域２、入出力端子
並びに人出方回路領域３に分けられている。また、配線
は通常２層金属配線で行なわれ、横方向（水平方向）と
縦方向（垂直方向）の配線に各々別の層が割りあてられ
る。さらに素子領域は、スタンダードセルを横方向に並
べたセル行を単位として、それを何行か縦方向に配置し
て構成されている。また、隣り合うセル行間に存在する
配線領域、或いは入出力回路領域とセル行間に存在する
配線領域は、一般的にはその領域の大きさけ予め定めら
れているわけではなく、配線の設計終了後に配線に必要
なだけの最小限の領域が確保される。この配線領域の面
積が可変であることがスタンダードセル方式による大規
模集積回路装置の大きな特徴であり、配線領域の面積、
形状が固定されているマスタースライス方式による大規
模集積回路装置と異なυ、配線領域に無駄がないため、
チップの集積度の向上という長所を持つ。
的な例を第３図に示す。すなわち、この半導体集積回路
装置は、半導体チップ上がスタンダードセルを並べたセ
ル行で構成される素子領域１、配線領域２、入出力端子
並びに人出方回路領域３に分けられている。また、配線
は通常２層金属配線で行なわれ、横方向（水平方向）と
縦方向（垂直方向）の配線に各々別の層が割りあてられ
る。さらに素子領域は、スタンダードセルを横方向に並
べたセル行を単位として、それを何行か縦方向に配置し
て構成されている。また、隣り合うセル行間に存在する
配線領域、或いは入出力回路領域とセル行間に存在する
配線領域は、一般的にはその領域の大きさけ予め定めら
れているわけではなく、配線の設計終了後に配線に必要
なだけの最小限の領域が確保される。この配線領域の面
積が可変であることがスタンダードセル方式による大規
模集積回路装置の大きな特徴であり、配線領域の面積、
形状が固定されているマスタースライス方式による大規
模集積回路装置と異なυ、配線領域に無駄がないため、
チップの集積度の向上という長所を持つ。
しかし、このスタンダードセル方式でも大規模化に伴っ
て素子領域間の配線本数が多くなると、配線領域の面積
が増大し、チップの集積度の低下を招く不都合があった
。
て素子領域間の配線本数が多くなると、配線領域の面積
が増大し、チップの集積度の低下を招く不都合があった
。
特に大規模化で問題となるのは、幾つかのセル行を横切
る通過配線であり、大規模化に伴って通過配線の本数は
増大する。また通過配線は、チップの中央付近のセル行
に集中する傾向がある。
る通過配線であり、大規模化に伴って通過配線の本数は
増大する。また通過配線は、チップの中央付近のセル行
に集中する傾向がある。
通過配線は、スタンダードセルの領域内で、縦方向（垂
直方向）の配線に使用する層の金属配線パターンが無い
箇所を使用して実現される。或いは、通過配線専用のセ
ルを使用して実現される。
直方向）の配線に使用する層の金属配線パターンが無い
箇所を使用して実現される。或いは、通過配線専用のセ
ルを使用して実現される。
従って、通過配線が可能な箇所は各スタンダードセルに
よってまちまちであシ、複数のセル行を横切る通過配線
を実現する際には、通過配線が可能な箇所をセル行毎に
探索するため通過配線けＸ直にはひけず、階段状の配線
と々る場合が多い。また、通過配線専用のセルを使用す
る場合でも、一般的にはそのセル内の配線が真直に予め
配線されている場合が多いので、上記のような階段状の
配線が生じる場合はやはり多く、これによって配線領域
の面積が増大し、チップの集積度の低下を招く不都合が
あった。
よってまちまちであシ、複数のセル行を横切る通過配線
を実現する際には、通過配線が可能な箇所をセル行毎に
探索するため通過配線けＸ直にはひけず、階段状の配線
と々る場合が多い。また、通過配線専用のセルを使用す
る場合でも、一般的にはそのセル内の配線が真直に予め
配線されている場合が多いので、上記のような階段状の
配線が生じる場合はやはり多く、これによって配線領域
の面積が増大し、チップの集積度の低下を招く不都合が
あった。
本発明は、上記事情を考慮してなされたものでスタンダ
ードセル方式による大規模集積回路装置を提供すること
を目的としている。
ードセル方式による大規模集積回路装置を提供すること
を目的としている。
本発明の骨子は、配線を２層金属配線、或いは多結晶シ
リコンと１，２層目の金属で素子領域及び配線領域を配
線し、更に、１層目の金属を横方向（水平方向）、２層
目の金属を縦方向（垂直方向）Ｋ使用することを前提条
件とし、スタンダードセルの中で通過配線が可能な箇所
が２箇所以上あるもの、及び通過配線専用のセルに、又
は通過配線専用のセルに予め２層目の金属で、通過配線
のパターンを当該箇所にセル行に対して垂直な方向に、
平行に複数配線しておき、その複数の通過配線に対して
垂直な方向に、１層目の金属で通過配線の任意の２つを
結線できるようなパターンを予め作り込んでおき、その
交点に１層目の金属と２層目の金属を接続する接続穴を
設けることによって、通過配線をセル内で結線できるよ
うにしておく。
リコンと１，２層目の金属で素子領域及び配線領域を配
線し、更に、１層目の金属を横方向（水平方向）、２層
目の金属を縦方向（垂直方向）Ｋ使用することを前提条
件とし、スタンダードセルの中で通過配線が可能な箇所
が２箇所以上あるもの、及び通過配線専用のセルに、又
は通過配線専用のセルに予め２層目の金属で、通過配線
のパターンを当該箇所にセル行に対して垂直な方向に、
平行に複数配線しておき、その複数の通過配線に対して
垂直な方向に、１層目の金属で通過配線の任意の２つを
結線できるようなパターンを予め作り込んでおき、その
交点に１層目の金属と２層目の金属を接続する接続穴を
設けることによって、通過配線をセル内で結線できるよ
うにしておく。
そして、セル行を横切る通過配線を実現するときに、上
記のセル内に予め作られている複数の通過配線のパター
ンを利用して、セルの上辺と下辺で通過配線の位置（Ｘ
座標）を必要に応じてずらし、配線領域内の階段状の配
線をセル内に吸収して、配線領域の面積を小さくするこ
とである。
記のセル内に予め作られている複数の通過配線のパター
ンを利用して、セルの上辺と下辺で通過配線の位置（Ｘ
座標）を必要に応じてずらし、配線領域内の階段状の配
線をセル内に吸収して、配線領域の面積を小さくするこ
とである。
本発明によれば、従来のスタンダードセル方式による大
規模集積回路の構成方式に比べ下記の効果が得られる。
規模集積回路の構成方式に比べ下記の効果が得られる。
すなわち、当該箇所に２層目の金属で通過配線のパター
ンが作られており、またその中の任意の２つを接続穴を
設けるだけで接続できるような、１層目の金属のパター
ンが予め作られているため通過配線がセルの上辺と下辺
を横切る位置が常に同−Ｘ座標とは限らず、必要に応じ
て上と下で異なるＸ座標とすることが可能である。これ
によって従来、通過配線を実現するときに配線領域内に
現われていた階段状の配線を効果的にセル内に吸収する
ことが可能である。
ンが作られており、またその中の任意の２つを接続穴を
設けるだけで接続できるような、１層目の金属のパター
ンが予め作られているため通過配線がセルの上辺と下辺
を横切る位置が常に同−Ｘ座標とは限らず、必要に応じ
て上と下で異なるＸ座標とすることが可能である。これ
によって従来、通過配線を実現するときに配線領域内に
現われていた階段状の配線を効果的にセル内に吸収する
ことが可能である。
このため、配線領域内の混雑度が効果的に緩和はれ、大
規模化しても配線領域の面積の増大する割合を従来方式
に比べて低減することが可能になり、チップの集積度の
増大をもたらす。
規模化しても配線領域の面積の増大する割合を従来方式
に比べて低減することが可能になり、チップの集積度の
増大をもたらす。
また、上記の通過配線のセルの上辺、下辺を横切る位置
のＸ座標を変えることが接続穴を設けることだけで実現
できるため、自動配線のツールもより容易に実現できる
。
のＸ座標を変えることが接続穴を設けることだけで実現
できるため、自動配線のツールもより容易に実現できる
。
第１図に、本発明を適用したスタンダードセル内の通過
配線用に予め作られた１層目の金属と２層目の金属によ
るパターンを示す図（ａ）と、それを用いて通過配線を
実現した例を示す図（ｂ） （Ｃ）を表わす。
配線用に予め作られた１層目の金属と２層目の金属によ
るパターンを示す図（ａ）と、それを用いて通過配線を
実現した例を示す図（ｂ） （Ｃ）を表わす。
第１図では、ＮＡ、ＮＤ、 ＮＯ）もＦ ／ Ｆ、 ４
ｂ ｉ ｔ ＡＤＤＥＲ等のスタンダードセル内に通
過配縁可能な箇所が３箇所あり、２層目の金属を平行に
３本配線している。そして、それに直角に１層目の金属
のパターンを３ヶ作り込み、どの２つの通過配線を組み
合せて使用することも可能にしである。第１図（ｂ）で
はａ＋＋Ｃ′間又はａ′＋−０間がスルーホール７によ
り接続されている。（Ｃ）ではｂｘｃ’間又は５７〜０
間が接続されている。
ｂ ｉ ｔ ＡＤＤＥＲ等のスタンダードセル内に通
過配縁可能な箇所が３箇所あり、２層目の金属を平行に
３本配線している。そして、それに直角に１層目の金属
のパターンを３ヶ作り込み、どの２つの通過配線を組み
合せて使用することも可能にしである。第１図（ｂ）で
はａ＋＋Ｃ′間又はａ′＋−０間がスルーホール７によ
り接続されている。（Ｃ）ではｂｘｃ’間又は５７〜０
間が接続されている。
第２図に、第１図に示しだような通過配線用のパターン
ヲ持つスタンダードセルを用いた場合の本発明の特徴と
する通過配線の実現例（ａ）を従来例（ｂ）と比較させ
たものを示す。
ヲ持つスタンダードセルを用いた場合の本発明の特徴と
する通過配線の実現例（ａ）を従来例（ｂ）と比較させ
たものを示す。
第２図に示されるように、本発明によれば通過配線がセ
ル行の上下を横切る位置の座標が必要に応じてずらせる
ために、従来例のような配線領域内の横方向（水平方向
）の配線が不要となる。
ル行の上下を横切る位置の座標が必要に応じてずらせる
ために、従来例のような配線領域内の横方向（水平方向
）の配線が不要となる。
尚、本発明は上記した実施例に限られるものではなく、
その趣旨を逸脱しない範囲で種々変形実施することが可
能である。また、上記実施例では通過配線を有する論理
セルに適用した例を示しだが、これと共に通過配線専用
のセルにも全く同じ手法が用いられる。その他、通過配
線専用のセルのみに上記手法を用いてもよい。
その趣旨を逸脱しない範囲で種々変形実施することが可
能である。また、上記実施例では通過配線を有する論理
セルに適用した例を示しだが、これと共に通過配線専用
のセルにも全く同じ手法が用いられる。その他、通過配
線専用のセルのみに上記手法を用いてもよい。
第１図は、本発明の実施例に係るスタンダードセルの通
過配線用のパターンを示す平面図、第２図は、本発明の
特徴とするセル内の通過配線用のパターンを効果的に使
用して通過配線を実現したものと、従来方式を比較した
１例を示す半面図、第３図は、スタンダードセル方式に
よる大規模集積回路装置の構成例を示す平面図である。 図において、 １・・・素子領域、２・・・配線領域、３・・・入出力
端子並びに入出力回路領域、４・・・スタンダードセル
、５・・・金属１層目、６・・金属２層目、７・・・金
属１層目と金属２層目を接続する接続穴。 代理人弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 ０ワ１
過配線用のパターンを示す平面図、第２図は、本発明の
特徴とするセル内の通過配線用のパターンを効果的に使
用して通過配線を実現したものと、従来方式を比較した
１例を示す半面図、第３図は、スタンダードセル方式に
よる大規模集積回路装置の構成例を示す平面図である。 図において、 １・・・素子領域、２・・・配線領域、３・・・入出力
端子並びに入出力回路領域、４・・・スタンダードセル
、５・・・金属１層目、６・・金属２層目、７・・・金
属１層目と金属２層目を接続する接続穴。 代理人弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 ０ワ１
Claims (1)
- 半導体基板に、能動素子を備えたスタンダードセルを
並べてセル行を構成し、セル行を複数個配列し集積して
、その間に必要に応じた配線パターンを施して所望の回
路動作を実現するスタンダードセル方式の集積回路装置
において、通過配線用の領域を複数箇所有するセル、及
び通過配線専用のセルに、又は通過配線専用のセルに予
め複数箇所通過配線のパターンを施しておき、一方で通
過配線用のパターンとは別の層で、上記通過配線パター
ンの任意の２箇所を接続穴の設置で結線できるパターン
を施したセルを使用することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124685A JPS61240652A (ja) | 1985-04-18 | 1985-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124685A JPS61240652A (ja) | 1985-04-18 | 1985-04-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240652A true JPS61240652A (ja) | 1986-10-25 |
Family
ID=13741041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124685A Pending JPS61240652A (ja) | 1985-04-18 | 1985-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240652A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324636A (ja) * | 1986-07-17 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路スタンダ−ドセル |
| JPH0582643A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ自動レイアウト装置 |
| US5212107A (en) * | 1991-01-31 | 1993-05-18 | Hitachi, Ltd. | Wiring method for semiconductor integrated circuits |
| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
-
1985
- 1985-04-18 JP JP8124685A patent/JPS61240652A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324636A (ja) * | 1986-07-17 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路スタンダ−ドセル |
| US5212107A (en) * | 1991-01-31 | 1993-05-18 | Hitachi, Ltd. | Wiring method for semiconductor integrated circuits |
| JPH0582643A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ自動レイアウト装置 |
| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
| US6100550A (en) * | 1994-12-09 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Circuit cell based semiconductor integrated circuit device and method of arrangement-interconnection therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900003832B1 (ko) | 반도체 집적회로장치의 배선방법 | |
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| JPH02198154A (ja) | 配線の形成方法及びこれを利用した半導体装置 | |
| JPH02177345A (ja) | 半導体集積回路装置 | |
| JPS61292341A (ja) | 半導体集積回路 | |
| JPS61240652A (ja) | 半導体集積回路装置 | |
| JPS6247148A (ja) | 半導体集積回路装置 | |
| JPS58197747A (ja) | マスタスライスｌｓｉ | |
| JPS61224341A (ja) | 半導体集積回路装置 | |
| JP3132604B2 (ja) | 半導体集積回路装置 | |
| JP2907836B2 (ja) | 半導体集積回路 | |
| JPS61139044A (ja) | 半導体集積回路装置 | |
| JPH0475665B2 (ja) | ||
| JPS5936942A (ja) | 半導体集積回路 | |
| JPS62291136A (ja) | 集積回路の配線方法 | |
| JPS6260235A (ja) | 半導体集積回路装置 | |
| JPS6074548A (ja) | 半導体集積回路 | |
| JPH05243380A (ja) | 半導体集積回路装置 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH02189944A (ja) | 半導体集積回路装置 | |
| JPS6135536A (ja) | 半導体装置 | |
| JPH04280452A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPS60113945A (ja) | 半導体集積回路 | |
| JPS62115740A (ja) | 集積回路装置 | |
| JPH0645474A (ja) | 半導体装置 |