JPH0582643A - Ｌｓｉ自動レイアウト装置 - Google Patents
Ｌｓｉ自動レイアウト装置Info
- Publication number
- JPH0582643A JPH0582643A JP3242234A JP24223491A JPH0582643A JP H0582643 A JPH0582643 A JP H0582643A JP 3242234 A JP3242234 A JP 3242234A JP 24223491 A JP24223491 A JP 24223491A JP H0582643 A JPH0582643 A JP H0582643A
- Authority
- JP
- Japan
- Prior art keywords
- megacell
- external terminals
- automatic layout
- wiring
- external terminal
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】多層金属（アルミニウム）配線プロスを用いる
メガセルタイプの自動レイアウト実行により作成された
チップサイズを縮少する。 【構成】接続関係が存在し、メガセルのフロアプラン決
定後に対向する外枠上に外部端子が存在しないメガセル
Ａ１の外部端子２３，２４，２５，２６とメガセルＣ３
の外部端子４０，４１，４２，４３を仮想外部端子発生
手法により、それぞれ仮想外部端子４８，４９，５０，
５１と４４，４５，４６，４７に位置変更を行ない、接
続関係に従い配線を行う。この後、発生させた仮想外部
端子とメガセルの外部端子を接続関係に従い配線接続す
る。 【効果】メガセルの外部端子に対する配線の回り込み等
の理由による，配線面積の拡大を未然に防ぐ事ができ，
チップサイズの縮少が可能。
メガセルタイプの自動レイアウト実行により作成された
チップサイズを縮少する。 【構成】接続関係が存在し、メガセルのフロアプラン決
定後に対向する外枠上に外部端子が存在しないメガセル
Ａ１の外部端子２３，２４，２５，２６とメガセルＣ３
の外部端子４０，４１，４２，４３を仮想外部端子発生
手法により、それぞれ仮想外部端子４８，４９，５０，
５１と４４，４５，４６，４７に位置変更を行ない、接
続関係に従い配線を行う。この後、発生させた仮想外部
端子とメガセルの外部端子を接続関係に従い配線接続す
る。 【効果】メガセルの外部端子に対する配線の回り込み等
の理由による，配線面積の拡大を未然に防ぐ事ができ，
チップサイズの縮少が可能。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩの自動レイアウト
装置に関し、特に多層アルミニウム配線プロセスを用
い、高さ，幅の異なるメガセルを使用するＬＳＩ自動レ
イアウト装置に関する。
装置に関し、特に多層アルミニウム配線プロセスを用
い、高さ，幅の異なるメガセルを使用するＬＳＩ自動レ
イアウト装置に関する。
【０００２】
【従来の技術】従来の多層金属（アルミニウム）配線プ
ロセスを用いるＬＳＩ自動レイアウト装置は、ＣＰＵ，
ＲＯＭ，ＲＡＭといった標準ＬＳＩをメガセルとして用
いるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ＝特定用途
向けＩＣ）として幅広く用いられている。
ロセスを用いるＬＳＩ自動レイアウト装置は、ＣＰＵ，
ＲＯＭ，ＲＡＭといった標準ＬＳＩをメガセルとして用
いるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ＝特定用途
向けＩＣ）として幅広く用いられている。
【０００３】このＬＳＩ自動レイアウト装置においての
処理は、メガセル同士の接続を表わす接続情報（以後ネ
ットリストと称す）と、メガセルの外形並びに端子位置
を表わすセルライブラリ情報とを用いており、メガセル
の配置位置（以後フロアプランと称す）の決定後、メガ
セルの持つ外部端子間をネットリストに従い、配線レイ
アウトを行なっていた。
処理は、メガセル同士の接続を表わす接続情報（以後ネ
ットリストと称す）と、メガセルの外形並びに端子位置
を表わすセルライブラリ情報とを用いており、メガセル
の配置位置（以後フロアプランと称す）の決定後、メガ
セルの持つ外部端子間をネットリストに従い、配線レイ
アウトを行なっていた。
【０００４】図２は、従来のＬＳＩ自動レイアウト装置
により配線レイアウトを行なったレイアウトを示すブロ
ック図である。図２において、メガセルのフロアプラン
決定後、メガセルＡ７９を持つ外部端子５６，５７，５
８，５９は、入力となるネットリストに従い、メガセル
Ｃ８１の持つ外部端子７２，７３，７４，７５に対して
配線５２，５３，５４，５５で接続されている。この
時、メガセルの持つ端子位置については、セルライブラ
リに定義されている座標をそのまま使用していた。
により配線レイアウトを行なったレイアウトを示すブロ
ック図である。図２において、メガセルのフロアプラン
決定後、メガセルＡ７９を持つ外部端子５６，５７，５
８，５９は、入力となるネットリストに従い、メガセル
Ｃ８１の持つ外部端子７２，７３，７４，７５に対して
配線５２，５３，５４，５５で接続されている。この
時、メガセルの持つ端子位置については、セルライブラ
リに定義されている座標をそのまま使用していた。
【０００５】メガセルＢ８０の外部端子６９，７０，７
１は、メガセルＣ８１の端子７６，７７，７８にそれぞ
れ配線６０，６１，６２で接続され、メガセルＤ８２の
外部端子７９，８０，８１はメガセルＡ７９の端子６
６，６７，６８に配線６３，６４，６５で接続されてい
る。
１は、メガセルＣ８１の端子７６，７７，７８にそれぞ
れ配線６０，６１，６２で接続され、メガセルＤ８２の
外部端子７９，８０，８１はメガセルＡ７９の端子６
６，６７，６８に配線６３，６４，６５で接続されてい
る。
【０００６】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉ自動レイアウト装置では、配線を行なうシステムのア
ルゴリズムであるチャネルルータ，又はメーズルータに
限らず、セルライブラリ上で定義されたメガセルの端子
位置に対して配線レイアウトを行なうため、余分な配線
の回り込みが発生し、配線面積が増大する事で、チップ
サイズが大きくなるという欠点を有していた。
Ｉ自動レイアウト装置では、配線を行なうシステムのア
ルゴリズムであるチャネルルータ，又はメーズルータに
限らず、セルライブラリ上で定義されたメガセルの端子
位置に対して配線レイアウトを行なうため、余分な配線
の回り込みが発生し、配線面積が増大する事で、チップ
サイズが大きくなるという欠点を有していた。
【０００７】また、この欠点を解消するために、多層ア
ルミニウム配線プロセスによりメガセル上部を配線可能
領域とする構造が考えられたが、メガセルのフロアプラ
ンと外部端子の関係によっては必ずしもメガセル上部は
配線領域として使用可能とはならず、未使用な配線領域
として残ってしまうという欠点も有していた。
ルミニウム配線プロセスによりメガセル上部を配線可能
領域とする構造が考えられたが、メガセルのフロアプラ
ンと外部端子の関係によっては必ずしもメガセル上部は
配線領域として使用可能とはならず、未使用な配線領域
として残ってしまうという欠点も有していた。
【０００８】本発明の目的は、前記欠点を解決し、チッ
プサイズを増大させず、未使用な配線領域を造らないよ
うにしたＬＳＩ自動レイアウト装置を提供することにあ
る。
プサイズを増大させず、未使用な配線領域を造らないよ
うにしたＬＳＩ自動レイアウト装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明のＵＳＩ自動レイ
アウト装置の構成は、配線接続関係の存在するメガセル
間の対向するメガセル外枠上に仮想外部端子を発生する
手段と、前記発生されたメガセル外枠上の仮想外部端子
をメガセル間の接続関係に従い配線接続する手段と、前
記メガセル外枠上の仮想外部端子とメガセルの持つ外部
端子とを接続する手段とを備えていることを特徴とす
る。
アウト装置の構成は、配線接続関係の存在するメガセル
間の対向するメガセル外枠上に仮想外部端子を発生する
手段と、前記発生されたメガセル外枠上の仮想外部端子
をメガセル間の接続関係に従い配線接続する手段と、前
記メガセル外枠上の仮想外部端子とメガセルの持つ外部
端子とを接続する手段とを備えていることを特徴とす
る。
【００１０】
【実施例】図１は本発明の一実施例のＬＳＩ自動レイア
ウト装置を示すブロック図である。
ウト装置を示すブロック図である。
【００１１】図１において、本実施例のＬＳＩ自動レイ
アウト装置では、メガセルのフロアプラン決定後、ネッ
トリスト上で定義されたメガセルＡ１の外部端子２３，
２４，２５，２６と、メガセルＣ３の外部端子４０，４
１，４２，４３とが対向するメガセル外枠上の外部端子
が存在しない事が判明する。
アウト装置では、メガセルのフロアプラン決定後、ネッ
トリスト上で定義されたメガセルＡ１の外部端子２３，
２４，２５，２６と、メガセルＣ３の外部端子４０，４
１，４２，４３とが対向するメガセル外枠上の外部端子
が存在しない事が判明する。
【００１２】このため、仮想外部端子発生手段を用い、
それぞれのメガセルの対向するメガセル外枠上にメガセ
ルＡ１の仮想外部端子４８，４９，５０，５１と、メガ
セルＣ３の仮想外部端子４４，４５，４６，４７とを発
生させる。
それぞれのメガセルの対向するメガセル外枠上にメガセ
ルＡ１の仮想外部端子４８，４９，５０，５１と、メガ
セルＣ３の仮想外部端子４４，４５，４６，４７とを発
生させる。
【００１３】発生された仮想外部端子は、仮想外部端子
接続手段を利用し、メガセルＡ１の仮想外部端子４８，
４９，５０，５１と、メガセルＣ３の仮想外部端子４
４，４５，４６，４７との配線接続を配線５，６，７，
８で行なう。
接続手段を利用し、メガセルＡ１の仮想外部端子４８，
４９，５０，５１と、メガセルＣ３の仮想外部端子４
４，４５，４６，４７との配線接続を配線５，６，７，
８で行なう。
【００１４】この後、メガセルＡ１の外部端子２３，２
４，２５，２６と仮想外部端子４８，４９，５０，５
１，メガセルＣ３の外部端子４０，４１，４２，４３と
仮想外部端子４４，４５，４６，４７については、仮想
外部端子接続手段により接続される。
４，２５，２６と仮想外部端子４８，４９，５０，５
１，メガセルＣ３の外部端子４０，４１，４２，４３と
仮想外部端子４４，４５，４６，４７については、仮想
外部端子接続手段により接続される。
【００１５】尚、メガセルＢ２の端子３４，３５，３６
は、配線９，１０，１１で、メガセルＣ３の端子３７，
３８，３９に接続され、メガセルＤ４の端子３１，３
２，３３は、配線１２，１３，１４で、メガセルＡ１の
端子２８，２９，３０に接続さる。
は、配線９，１０，１１で、メガセルＣ３の端子３７，
３８，３９に接続され、メガセルＤ４の端子３１，３
２，３３は、配線１２，１３，１４で、メガセルＡ１の
端子２８，２９，３０に接続さる。
【００１６】
【発明の効果】以上説明したように、本発明のＬＳＩ自
動レイアウト装置では、フロアプラン決定後に、メガセ
ルの持つ外部端子位置を変更する事が可能となり、余分
な配線の回り込み等により発生する配線領域の増加を防
ぐ事が可能となり、その結果としてチップサイズが縮少
可能となるという効果を有する。
動レイアウト装置では、フロアプラン決定後に、メガセ
ルの持つ外部端子位置を変更する事が可能となり、余分
な配線の回り込み等により発生する配線領域の増加を防
ぐ事が可能となり、その結果としてチップサイズが縮少
可能となるという効果を有する。
【００１７】尚、本発明は、外部端子位置の変更に際し
ては、従来多層アルミニウム配線プロセスを利用しても
有効に活用されていなかったメガセル上部の配線領域を
利用するため、この外部端子変更によるチップサイズに
対する影響は発生しない。
ては、従来多層アルミニウム配線プロセスを利用しても
有効に活用されていなかったメガセル上部の配線領域を
利用するため、この外部端子変更によるチップサイズに
対する影響は発生しない。
【図１】本発明の一実施例のレイアウトを示すブロック
図である。
図である。
【図２】従来の自動レイアウト装置によるレイアウトを
示すブロック図である。
示すブロック図である。
１，２，３，４，７９，８０，８１，８２ メガセル ５，６，７，８，９，１０，１１，１２，１３，１４，
５２，５３，５４，５５メガセル間配線 ２３，２４，２５，２６，２８，２９，３０，３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，４２，４３，６６，６７，６８，６９，７
０，７１，７２，７３，７４，７５，７６，７７，７
８，７９，８０，８１メガセル外部端子 ４４，４５，４６，４７，４８，４９，５０，５１
メガセル仮想外部端子 １５，１６，１７，１８，１９，２０，２１，２２
外部端子仮想端子間配線
５２，５３，５４，５５メガセル間配線 ２３，２４，２５，２６，２８，２９，３０，３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，４２，４３，６６，６７，６８，６９，７
０，７１，７２，７３，７４，７５，７６，７７，７
８，７９，８０，８１メガセル外部端子 ４４，４５，４６，４７，４８，４９，５０，５１
メガセル仮想外部端子 １５，１６，１７，１８，１９，２０，２１，２２
外部端子仮想端子間配線
Claims (1)
- 【請求項１】 高さ，幅の異なるメガセル間の配線レイ
アウトを行なうＬＳＩ自動レイアウト装置において、配
線接続関係の存在する前記メガセル間の対向するメガセ
ル外枠上に仮想外部端子を発生する手段と、前記発生さ
れたメガセル外枠上の仮想外部端子を前記メガセル間の
接続関係に従い配線接続する手段と、前記仮想外部端子
とメガセルの持つ外部端子とを配線接続する手段とを備
えたことを特徴とするＬＳＩ自動レイアウト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242234A JP2991389B2 (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ自動レイアウト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242234A JP2991389B2 (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ自動レイアウト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582643A true JPH0582643A (ja) | 1993-04-02 |
| JP2991389B2 JP2991389B2 (ja) | 1999-12-20 |
Family
ID=17086232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242234A Expired - Lifetime JP2991389B2 (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ自動レイアウト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991389B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215743A (ja) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | 大規模集積回路装置 |
| JPS61240651A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路の設計方法 |
| JPS61240652A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路装置 |
-
1991
- 1991-09-24 JP JP3242234A patent/JP2991389B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59215743A (ja) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | 大規模集積回路装置 |
| JPS61240651A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路の設計方法 |
| JPS61240652A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2991389B2 (ja) | 1999-12-20 |
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