JPS63107144A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63107144A JPS63107144A JP25167886A JP25167886A JPS63107144A JP S63107144 A JPS63107144 A JP S63107144A JP 25167886 A JP25167886 A JP 25167886A JP 25167886 A JP25167886 A JP 25167886A JP S63107144 A JPS63107144 A JP S63107144A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、複数個の入力素子
、出力素子、入出力素子等を有する半導体チップをフリ
ップチップ方式で基板に塔載する技術に適用して有効な
技術に関するものである。
、出力素子、入出力素子等を有する半導体チップをフリ
ップチップ方式で基板に塔載する技術に適用して有効な
技術に関するものである。
従来、複数個の入力素子、出力素子、入出力素子等を有
する半導体チップをフリップチップ方式で基板に塔載す
るものがある。
する半導体チップをフリップチップ方式で基板に塔載す
るものがある。
前記フリップチップ方式における突起電極（バンプ）数
と半導体チップの寸法との関係等を検討した半導体チッ
プ端子接続方法に関する技術は、例えば、日経マグロウ
ヒル社、１９８４年６月１１日発行の「日経エレクトロ
ニクス」別冊ｎｏ２゜ｐ１４０〜１４６に記載されてい
る。
と半導体チップの寸法との関係等を検討した半導体チッ
プ端子接続方法に関する技術は、例えば、日経マグロウ
ヒル社、１９８４年６月１１日発行の「日経エレクトロ
ニクス」別冊ｎｏ２゜ｐ１４０〜１４６に記載されてい
る。
しかしながら１発明者は、かかる技術を検討した結果、
ピン数が多い場合に、半導体装置の入力素子、出力素子
、入出力素子等の各素子の配列ピッチが、突起基ｊ＠（
バンプ）のピッチよりも小さいので、前記突起電極が短
絡してしまうという問題点を見出した。
ピン数が多い場合に、半導体装置の入力素子、出力素子
、入出力素子等の各素子の配列ピッチが、突起基ｊ＠（
バンプ）のピッチよりも小さいので、前記突起電極が短
絡してしまうという問題点を見出した。
また、入出力配線のエリアが必要となるため、入出力電
極はできる限り素子に隣接している方がよいことを見出
した。
極はできる限り素子に隣接している方がよいことを見出
した。
本発明の目的は、複数個の入力素子、出力素子。
入出力素子等を有する半導体チップを備えたフリップチ
ップ方式の半導体装置において、前記入力素子、出力素
子、入出力素子等の実装密度を上げることができる技術
を提供することにある。
ップ方式の半導体装置において、前記入力素子、出力素
子、入出力素子等の実装密度を上げることができる技術
を提供することにある。
本発明の他の目的は、複数個の入力素子、出力素子、入
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、入力素子、出力素子、入
出力素子等の各電極をそれぞれ短絡しないようにするこ
とができる技術を提供することにある。
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、入力素子、出力素子、入
出力素子等の各電極をそれぞれ短絡しないようにするこ
とができる技術を提供することにある。
本発明の他の目的は、複数個の入力素子、出力素子、入
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、高速化をはかることがで
きる技術を提供することにある。
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、高速化をはかることがで
きる技術を提供することにある。
本発明の他の目的は、複数個の入力素子、出力素子、入
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、回路構成用配線が容易に
できる技術を提供することにある。
出力素子等を有する半導体チップを備えたフリップチッ
プ方式の半導体装置において、回路構成用配線が容易に
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、入力素子、出力素子、入出力素子のうち少な
くとも１種類の複数個を有する半導体チップを備えたフ
リップチップ方式の半導体装置であって、前記入力素子
、出力素子が上下左右に所定の条件のもとで配列され、
入力素子、出力素子。
くとも１種類の複数個を有する半導体チップを備えたフ
リップチップ方式の半導体装置であって、前記入力素子
、出力素子が上下左右に所定の条件のもとで配列され、
入力素子、出力素子。
入出力素子のそれぞれの端子に近接した位置に突起電極
を設けたものである。
を設けたものである。
前記手段によれば、入力素子、出力素子が上下左右に所
定の条件のもとで配列され、入力素子。
定の条件のもとで配列され、入力素子。
出力素子、入出力素子のそれぞれの端子に近接した位置
に突起電極を設けたことにより、各素子を近接して設け
ても、１個の電源用突起電極で複数の素子の電源用電極
を兼用したため突起電極が短絡することがないので、半
導体チップの面積を低減することができる。すなわち、
素子の実装密度を向上させることができる。
に突起電極を設けたことにより、各素子を近接して設け
ても、１個の電源用突起電極で複数の素子の電源用電極
を兼用したため突起電極が短絡することがないので、半
導体チップの面積を低減することができる。すなわち、
素子の実装密度を向上させることができる。
また、素子内の配線を短くすることができるので、高速
化をはかることができる。
化をはかることができる。
また、素子配列が上下左右となっているので、１個の電
源用突起電極で複数の素子の電源用電極を兼用でき、か
つバッファ回路、多入力回路等の回路構成用配線を容易
に行なうことができる。
源用突起電極で複数の素子の電源用電極を兼用でき、か
つバッファ回路、多入力回路等の回路構成用配線を容易
に行なうことができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の実施例■の半３ｇ体チップの入出力
部分の概略構成を示す平面図である。
部分の概略構成を示す平面図である。
本実施例Ｉの半導体チップは、第１図に示すように、ウ
ェハ１上に、入力素子（１）２と出力素子（Ｏ）３を、
上下左右に複数個配列して、一対の入力素子３からなる
入出力素子（Ｉｌｏ）４が複数個構成されたものである
。そして、前記入出力素子４のそれぞれの端子に近接し
た位置に信号用突起電極５及び電源用突起電極６を設け
たものである。特に、電源用突起電極６の１個で４個の
入力素子２及び出力素子３の電源用突起電極としての役
目をさせる。
ェハ１上に、入力素子（１）２と出力素子（Ｏ）３を、
上下左右に複数個配列して、一対の入力素子３からなる
入出力素子（Ｉｌｏ）４が複数個構成されたものである
。そして、前記入出力素子４のそれぞれの端子に近接し
た位置に信号用突起電極５及び電源用突起電極６を設け
たものである。特に、電源用突起電極６の１個で４個の
入力素子２及び出力素子３の電源用突起電極としての役
目をさせる。
前記入力素子２と出力素子３の配列パターンは、入力素
子２．出力、素子８．入出力素子４がそれぞれ構成され
るものであれば、どのような形状でもよい。
子２．出力、素子８．入出力素子４がそれぞれ構成され
るものであれば、どのような形状でもよい。
また、前記入力素子２と出力素子３の配列パターンは、
希望する任意の回路構成にするために種々変形すること
もできる。
希望する任意の回路構成にするために種々変形すること
もできる。
このように入力素子２．出力素子３が上下左右に所定の
条件のもとで配列され、入力素子２．出力素子３．入出
力素子４のそれぞれの端子に近接した位置に信号用突起
電極５及び電源用突起電極６を設けたことにより、前記
各素子を近接して設けても、１個の電源用突起電極６で
複数の素子の電源用電極を兼用したため前記突起電極５
及び６が短絡することがないので、半導体チップの面積
を低減することができる。すなわち、素子の実装密度を
向上させることができる。
条件のもとで配列され、入力素子２．出力素子３．入出
力素子４のそれぞれの端子に近接した位置に信号用突起
電極５及び電源用突起電極６を設けたことにより、前記
各素子を近接して設けても、１個の電源用突起電極６で
複数の素子の電源用電極を兼用したため前記突起電極５
及び６が短絡することがないので、半導体チップの面積
を低減することができる。すなわち、素子の実装密度を
向上させることができる。
また、同一面積ならば、細長い形状より正方形しこ近い
形状の方が素子内の配線を短くすることができるので、
高速化をはかることができる。
形状の方が素子内の配線を短くすることができるので、
高速化をはかることができる。
また、素子配列が上下左右となっているので、１個の電
源用突起電極６で複数の素子の電源用電極を兼用でき、
かつバッファ回路、多入力回路等の回路構成用配線を容
易に施すことができる。
源用突起電極６で複数の素子の電源用電極を兼用でき、
かつバッファ回路、多入力回路等の回路構成用配線を容
易に施すことができる。
また、半導体チップの全面に突起電極を設けて基板に接
続する場合にも、基板上に設けられている突起電極のピ
ッチと半導体チップ上に設けられた突起電極のピッチを
うまく対応させることができるので、その接続の作業性
及び歩留を向上せることができる。
続する場合にも、基板上に設けられている突起電極のピ
ッチと半導体チップ上に設けられた突起電極のピッチを
うまく対応させることができるので、その接続の作業性
及び歩留を向上せることができる。
第２図は、本発明の実施例Ｈの半導体チップの入出力部
分の概略構成を示す平面図である。
分の概略構成を示す平面図である。
本実施例Ｈの半導体チップは、第２図に示すように、ウ
ェハ１上に構成される一対の入力素子２と出力素子３で
形成される入出力素子４を六角形状にしたものである。
ェハ１上に構成される一対の入力素子２と出力素子３で
形成される入出力素子４を六角形状にしたものである。
そして、前記実施例■と同様に入出力素子４のそれぞれ
の端子に近接した位置に信号用突起電極５及び電源用突
起電極６を設けたものである。
の端子に近接した位置に信号用突起電極５及び電源用突
起電極６を設けたものである。
このようにすることにより、前記実施例Ｉと同様の作用
効果を得ることができ、かつ入力素子２゜出力素子３．
入出力素子４内の配線をより短くするとともに、その配
線を容易に形成することができる。
効果を得ることができ、かつ入力素子２゜出力素子３．
入出力素子４内の配線をより短くするとともに、その配
線を容易に形成することができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
入力素子、出力素子、入出力素子のうち少なくとも１種
類の複数個を有する半導体チップを備えたフリップチッ
プ方式の半導体装置であって、前記入力素子、出力素子
が上下左右に所定の条件のもとで配列され、入力素子、
出力素子、入出力素子のそれぞれの端子に近接した位置
に信号用突起電極及び電源用突起電極を設けたことによ
り、前記各素子を近接して設けても、１個の電源用突起
電極で複数の素子の電源用ｉ’！！極を兼用したため前
記突起電極が短絡することがないので、半導体チップの
面積を低減することができる。すなわち。
類の複数個を有する半導体チップを備えたフリップチッ
プ方式の半導体装置であって、前記入力素子、出力素子
が上下左右に所定の条件のもとで配列され、入力素子、
出力素子、入出力素子のそれぞれの端子に近接した位置
に信号用突起電極及び電源用突起電極を設けたことによ
り、前記各素子を近接して設けても、１個の電源用突起
電極で複数の素子の電源用ｉ’！！極を兼用したため前
記突起電極が短絡することがないので、半導体チップの
面積を低減することができる。すなわち。
素子の実装密度を向上させることができる。
また、同一面積ならば、細長い形状より正方形に近い形
状の方が素子内の配線を短くすることができるので、高
速化をはかることができる。
状の方が素子内の配線を短くすることができるので、高
速化をはかることができる。
また、素子配列が上下左右となっているので。
１個の電源用突起電極６で複数の素子の電源用電極を兼
用でき、かつバッファ回路、多入力回路等の回路構成用
配線を容易に施すことができる。
用でき、かつバッファ回路、多入力回路等の回路構成用
配線を容易に施すことができる。
また、半導体チップの全面に突起電極を設けて基板に接
続する場合にも、基板上に設けられている突起ｔｔｔ極
のピッチと半導体チップ上に設けられた突起電極のピッ
チをうまく対応させることができるので、その接続の作
業性及び歩留を向上せることができる。
続する場合にも、基板上に設けられている突起ｔｔｔ極
のピッチと半導体チップ上に設けられた突起電極のピッ
チをうまく対応させることができるので、その接続の作
業性及び歩留を向上せることができる。
第１図は、本発明の実施例Ｉの半導体チップの入出力部
分の概略構成を示す平面図、 第２図は、本発明の実施例Ｈの半導体チップの入出力部
分の概略構成を示す平面図である。 図中、１・・・ウェハ、２・・・入力素子、３・・・出
力素子、４・・・入出力素子、５・・・信号用突起電極
、６・・・ｆｆｌ源用突起電極である。
分の概略構成を示す平面図、 第２図は、本発明の実施例Ｈの半導体チップの入出力部
分の概略構成を示す平面図である。 図中、１・・・ウェハ、２・・・入力素子、３・・・出
力素子、４・・・入出力素子、５・・・信号用突起電極
、６・・・ｆｆｌ源用突起電極である。
Claims (1)
- 【特許請求の範囲】 １ 入力素子、出力素子、入出力素子のうち少なくとも
１種類の複数個を有する半導体チップを備えたフリップ
チップ方式の半導体装置であって、前記入力素子、出力
素子が上下左右に所定の条件のもとで配列され、各入力
素子、出力素子、入出力素子のそれぞれの端子に近接し
た位置に突起電極を設けたことを特徴とする半導体装置
。 ２ 前記入出力素子は、六角形状に構成されたことを特
徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25167886A JPS63107144A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25167886A JPS63107144A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107144A true JPS63107144A (ja) | 1988-05-12 |
Family
ID=17226384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25167886A Pending JPS63107144A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859448A (en) * | 1996-06-27 | 1999-01-12 | Sun Microsystems, Inc. | Alternative silicon chip geometries for integrated circuits |
| US6075260A (en) * | 1998-02-26 | 2000-06-13 | Nec Corporation | Semiconductor integrated circuit device and method of arranging functional cell |
-
1986
- 1986-10-24 JP JP25167886A patent/JPS63107144A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859448A (en) * | 1996-06-27 | 1999-01-12 | Sun Microsystems, Inc. | Alternative silicon chip geometries for integrated circuits |
| US6075260A (en) * | 1998-02-26 | 2000-06-13 | Nec Corporation | Semiconductor integrated circuit device and method of arranging functional cell |
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