JPH02219257A - マルチチップ型半導体装置とその製造方法 - Google Patents

マルチチップ型半導体装置とその製造方法

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重田　典博
Shigemi Okada
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、最も効率的な半導体チップの配列が可能なマ
ルチチップ型半導体装置とその製造方法に関する。
（ロ）従来の技術 以下に高出力型の半導体装置をパワーＭＯ８ＦＥＴを例
にとり説明する。
第７図はＳＩＰ型リードフレームに載置した半導体装置
を示し、（１）はリードフレー（２）のタブ部、（３）
は外部接続用のリード、（４）はパワーＭＯ８ＦＥＴの
素子形成が終了したチップ、（・５）はチップク４）表
面の電極パッド、（６）はパッド（５）とノード（３）
とを結ぶワイヤである。
パワーＭＯＳＦＥＴ等のパワー系素子は、単位トランジ
スタを電極で並列接続することにより所望の電流容量を
実現するが、近年増々高耐圧化・高出力化が求められ、
従って前記単位トランジスタの数とチップサイズは増々
増大傾向にある。しかしながら、チップサイズを増大す
ることはウェハー１枚当りの理論収率を低下させ、例え
ばチップサイズを単純に１．５倍にすると歩留りは半分
に落ちるという様な現象が生じる。一方、チップサイズ
を変えずに単位トランジスタの大きさを縮小することは
、プロセス技術的にみても大きな困難と労力を要し、前
記単純にチップサイズを増大させる手法よりも更に大き
な歩留りの低下を伴う。
そこで近年、ある基本サイズのチップ（４）を先行設計
し、これを複数個並列接続することにより前記高出力化
に対応する試みが本願発明者により成きれている。（例
えば、特開昭６２−２５８（ハ）発明が解決しようとす
る課題 しかしながら、従来のチップ（４）は単位トランジスタ
の平衡動作といった観点から縦と横の長さが１＝１又は
その近傍の割合で作られることが多く、この様なチップ
（４）を並設するには、例えば２個の場合は第８図に示
す如く縦と横の長さが１：２のエリアを要し、４個の場
合は再び１：１（２：２）のエリアを要するといった具
合に、それを載置する為のチップエリア（７）の形状は
チップ（４）の数によって大きく異ってくる。
一方、チップ（４）を載置するリードフレーム（２）は
その用途に応じて規格化きれ、タブ部（１）のエリア（
８〉の大ききが異る複数種類のリードフレーム（２〉が
用意されている。この様なリードフレーム（２）に対し
て、前記複数個のチップ（４）を搭載する為には、容量
に対して極端に大きなリードフレーム（２）を用いるか
、又はリードフレーム（２）自体を専用設計するといっ
た具合に、リードフレーム（２）の最適な選択ができな
い、又は１チツプ搭載用のものと共用できない欠点があ
った。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、チップ
（１１）１個の縦と長さの比が、チップ（１１）１個の
形状とチップ（１１）を複数個並設する為に要するエリ
アの形状とが相似形となるような比に選択し、該チップ
（１１）を並列接続して１パッケージ化することにより
、タブ面積の効率的利用を可能ならしめた半導体装置を
提供するものである。
（ホ）作用 本発明によれば、チップ（１１）１個の形状とチップ（
１１）複数個を載置する為のエリアの形状が相似形を成
すので、多チップ（１１）搭載時も事実上１チツプと同
様に扱うことができ、従って規格化されたリードフレー
ム（１３）を共用することができる。また、タブ部（１
４）の面積を効率利用できる。
（へ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
第１図は本発明の半導体装置を示す平面図で、（１１）
は表面にパワーＭＯＳＦＥＴ等の素子形成とアルミニウ
ム材料による電極パッド（１２ａ）（１２ｂ）の形成が
終了した半導体チップ、（１３）はチップ（１１）を搭
載する為のタブ部（１４）と外部接続用のり一ド（１５
）とを有するリードフレーム、（１６）は電極パッド（
１２ａ）（１２ｂ）とり一ド（１５〉とを電気接続する
金（Ａｕ）等から成るワイヤで、半導体装置はこの状態
からチップ（１１）を含む主要部を樹脂モールドするこ
とにより製造きれる。
ノードフレームク１３〉は搭載するチップ（１１）の電
流容量等に鑑み且つ多品種のチップ（１１）を搭載でき
るようにその太き芒が規格化されたものであり、種々な
大きさのリードフレーム（１３）が従来より準備されて
いる。一方、前述した様に多品種ある半導体チップの大
多数はウェハー面積の効率的利用と単位トランジスタの
平衡動作等の要因により正方形又はそれに近い長方形で
形成される。
従って、リードフレーム（１３〉のタブ部（１４）は前
記多品種の半導体チップに対応できるようにやや横長の
形状で規格化されている。
上記リードフレーム（１３）のタブ部（１４）に対して
、本願のチップク１１）は縦と横の長さが大体１：１１
の比をとるようなサイズに設定しである。この様な比で
あれば、チップ（１１）を単体で搭載する時も横の長さ
が縦の長さの約１．４倍で済むので、似たような電流容
量を持つ他品種の正方形に近い半導体チップと十分にリ
ードフレーム（１３）を共用でき、１サイズ上のリード
フレーム（１３〉を使用する必要が無く且つタブ部（１
４）の面積を効率利用できる。
更に、上記本願のチップ（１１）を２個搭載する時も、
第１図に示す如く長辺を互いに隣接する様に並設するこ
とにより、チップ＜１１＞２個分を搭載するのに要する
領域（エリア）の縦と横の比はＪ２：２＝１：、／２と
なり、単体実装時と比が変らない。即ち、パターンの設
計変更をせずに単純に２倍の電流容量を持つ半導体装置
を構成できる。しかも、縦と横の長さの比がやはり大体
１ニア２であるので、規格化された多数のリードフレー
ム（１３）の中から最適寸法のタブ部（１４）を持つリ
ードフレーム（１３）を選択することができ、専用設計
する必要が無い。このことは、やはり似たような電流容
量を持つ他品種の正方形に近い半導体チップとノードフ
レームク１３〉を共用できることを示し、１サイズ大き
いリードフレーム（１３）を使用する必要が無くタブ部
（１４）の面積を効率利用できることを示す。
第２図は第１図と同じサイズのチップ（１１）を４個搭
載した例を示し、長辺と長辺とが、短辺と短辺とが夫々
隣接するように上下左右に並べた例を示す。この例でも
、チップ（１１）４個を並べるのに要する領域の縦と横
の長さは、２　：　２　、ＩＴ　＝　１：ｆｉとなり、
チップ（１１）単体と相似形を成す。
従って、この例でも規格化されたリードフレーム（見）
群の中から無駄の無い最適寸法のタブ部（１４）を持つ
リードフレーム（１３〉を選択できる。
第３図は第１図のものに対して半分の大きさを有するチ
ップ（１１）を２個並へた例、第４図は第３図のものと
同じ大きさのチップ（１１〉を第１図のノードフレーム
（１３）と同じ規格のリードフレーム（壕）に４個並べ
た例、第５図は第２図と同じ規格のリードフレーム（１
３）に、第２図のものに対して倍の大きさを持つチップ
（１１）を２個並べた例である。第５図に示す大きさの
チップク１１）は、第１図に示すリードフレーム（１３
）のタブ部（１４）にも単体で、且つ面積の無駄が無く
搭載できる。
第６図は第２図のリードフレーム（１３）と同じ規格の
リードフレーム（１３）に対し、第３図のチップ（１１
）と同じサイズのチップ（１１）を６個並べた例である
。この例では、縦と横の長さの比が２　（Ｙ　：３＝１
：１．０６程度となり、正方形の半導体ペレットを６個
並べる（２．３）よりはタブ部（１４）面積を有効利用
できる。
この様にしてタブ部（１４）上に多数個のチップ（１１
）を搭載した後、ゲート用の電極パッド（１２ａ）とソ
ース用の電極パッド（１２ｂ）を夫々図面に示した通り
の形状にワイヤク１６）でステッチボンドし、夫々の対
応するり一ド（１５）にワイヤボンドする。
上記本願・発明の構成によれば、基本サイズのチップ（
１１）を単純に並列接続することにより、倍の電流容量
を持つ半導体装置を単純に製造できる。その時に、チッ
プ（１１〉単数側を載置するのに要する領域と、チップ
（１１）複数個を載置するのに要する領域とが相似形を
成すので、複数個搭載時も、特異な形状とならず実質的
に１個の大きなチップとみなすことができ、その形状が
大きく変化しないので、規格化された複数のリードフレ
ーム（１３）の中から最適な大きさのリードフレーム（
１３）を選択できる。リードフレーム（１３）の専用設
計あるいはチップ（１１）形状の設計変更が全く不要に
なり、且つタブ部（１４）の面積を有効に活用できる。
（ト）発明の効果 以上に説明した如く本発明によれば複数個のチップ（１
１）を並列接続することで単純に整数倍の電流容量を持
つ半導体装置を、プロセス技術の複雑化及び歩留り低下
を伴うこと無く実現できる利点を有する。
しかも、単数側時と複数個時とで相似形を成し、特異な
形状とはならないので、規格化された従来のリードフレ
ーム（１３）群から最も適したリードフレーム（１３）
を選択でき、タブ部（１４）の面積を最大限有効に活用
できると共に、リードフレーム（１３）やチップ（１１
）の新規設計が不要である利点を有する。
【図面の簡単な説明】
第１図乃至第６図は夫々本発明を説明する為の平面図、
第７図と第８図は従来例を説明する為の平面図である。

Claims (7)

    【特許請求の範囲】
  1. （１）同一半導体チップを共通ダイ部分に複数個並設し
    、且つ前記複数個の半導体チップを電気的に並列接続し
    て１パッケージ化したマルチチップ型半導体装置におい
    て、 前記半導体チップは短辺と長辺を持つ矩型形状を有する
    と共に、前記複数個の半導体チップは前記半導体チップ
    の矩型形状と相似形を成す矩形の領域を構成する様に並
    設したことを特徴とするマルチチップ型半導体装置。
  2. （２）前記半導体チップの短辺と長辺の長さの比が１：
    √２又はその近傍の比であることを特徴とする請求項第
    １項に記載のマルチチップ型半導体装置。
  3. （３）前記複数個の半導体チップは２＾ｎ（ｎは整数）
    個であることを特徴とする請求項第１項に記載のマルチ
    チップ型半導体装置。
  4. （４）前記複数個の半導体チップは２個であり、且つ長
    辺と長辺とが隣接するように並設したことを特徴とする
    請求項第３項に記載のマルチチップ型半導体装置。
  5. （５）前記半導体チップは４個であり、且つ長辺と長辺
    とが、短辺と短辺とが夫々隣接するように上下左右に並
    設したことを特徴とする請求項第３項に記載のマルチチ
    ップ型半導体装置。
  6. （６）同一半導体チップを共通ダイ部分に複数個並設し
    、且つ前記複数個の半導体チップを電気的に並列接続し
    て１パッケージ化するマルチチップ型半導体装置の製造
    方法において、 前記半導体チップの短辺と長辺の長さの比を、前記複数
    個の半導体チップを矩形の領域に納めた場合に、前記矩
    形の領域の形状と前記半導体チップの形状とが互いに相
    似となるような比に設定し、この比に従ってパターン設
    計を行うことを特徴とするマルチチップ型半導体装置の
    製造方法。
  7. （７）前記半導体チップは縦型ＭＯＳＦＥＴが作り込ま
    れたことを特徴とする請求項第１項又は第６項に記載の
    マルチチップ型半導体装置とその製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141083A (ja) * 2007-12-05 2009-06-25 Denso Corp 半導体装置
JP2012191021A (ja) * 2011-03-11 2012-10-04 Sanken Electric Co Ltd 半導体モジュール
WO2013140928A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 半導体デバイス

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6356950A (ja) * 1986-08-28 1988-03-11 Fuji Electric Co Ltd 複合化集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6356950A (ja) * 1986-08-28 1988-03-11 Fuji Electric Co Ltd 複合化集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141083A (ja) * 2007-12-05 2009-06-25 Denso Corp 半導体装置
JP2012191021A (ja) * 2011-03-11 2012-10-04 Sanken Electric Co Ltd 半導体モジュール
WO2013140928A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 半導体デバイス

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