JPH06224362A - 電子素子用リードフレーム・パッケージ - Google Patents

電子素子用リードフレーム・パッケージ

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JPH06224362A
JPH06224362A JP5246624A JP24662493A JPH06224362A JP H06224362 A JPH06224362 A JP H06224362A JP 5246624 A JP5246624 A JP 5246624A JP 24662493 A JP24662493 A JP 24662493A JP H06224362 A JPH06224362 A JP H06224362A
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lead frame
chip
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Thomas M Cipolla
トマス・マリオ・サイポーラ
Paul William Coteus
ポール・ウィリアム・コテウス
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International Business Machines Corp
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Abstract

(57)【要約】 （修正有） 【目的】 集積回路チップ、導体被覆された誘電体基板
等をパッケージングするための新規で改良された電子素
子パッケージング構造を提供すること。 【構成】 電子素子３０は、その１側端に接点を有す
る。リードフレーム３２は、電子素子の下を通って延び
るリード３６と外側から内側に延びるリード１０を有す
る。ワイヤは電子素子接点４４とそれらのリード末端１
２，４０とをワイヤボンディングする。２個の電子素子
が互いにずれて積層され、各電子素子の１側端において
その表面上に接点を露出することにより、複数の電子素
子接点を露出する階段状表面を形成している。倍密度メ
モリにおけるリードフレームのリードのいくつかは、連
なって積層体の下を通って延び、ビット、アドレス、制
御、電源、及び接地入力を介して信号を電子素子に入力
する。これら入力は隣接するチップ間に共通である。ワ
イヤは各チップ上の接点と共通リードを接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、構成体をパッケージン
グする電子素子に関し、例えば少なくとも１個の半導体
チップ等の電子素子がリードフレーム上に設置され、少
なくともいくつかのリードがその電子素子の下を通るこ
とによって、電子素子の側端における多数の接点を電気
的に接続することができる。本発明をより特定すると、
少なくとも２個のチップが積層に配置され、各電子素子
の側端近傍の接点を有する部分を隣接する電子素子の外
郭よりも僅かにずらすことによって、下層にある電子素
子の接点を露出させて階段状領域を形成するものであ
る。さらに特定するならば、本発明は、積層に配置され
た２個の電子素子を有する構造を対象とし、この構造
は、積層チップの下を通って延びるリードを有するリー
ドフレーム上に設置され、そして電子素子は、入力と出
力の配置を予め定めたメモリ素子であり、積層チップの
下を通って延びるいくつかのリードは、２個の電子素子
の接点同士を共に電気的に接続するための手段を提供す
ることができる。
【０００２】
【従来の技術】コンピュータのコストを低減し性能を向
上させるためには、できるだけ多くの電子回路を小さな
領域の中に設置することが望ましい。そうすることによ
って、電気信号がある回路から他の回路へと伝送される
距離が短縮される。このことは、現在の製造技術により
可能な限り多くの電子回路を半導体チップの所与の面積
上に構築することによって実現される。典型的には、こ
れらの集積チップは基板表面上に設置される。
【０００３】電子素子を電気的に接続するための共通の
手段としては、ＴＡＢリードフレームが用いられる。通
常用いられるＴＡＢリードフレームは、例えばポリイミ
ドフィルム等の誘電体フィルム上に作られ、その中央部
にウィンドウを有している。誘電体フィルムの外周側か
ら内側のウィンドウ域へ向かって、複数のリードが延び
ている。それらのリードは、フィルムの外周側からも内
周側からも越えて出ている。例えば半導体チップ等の電
子素子上の接点は、それらのリードの内側末端に電気的
に接続されている。リードの外側末端は、パッケージン
グ基板上の接点に電気的に接続されている。
【０００４】典型的にはこれらの集積チップは、チップ
相互間の電気的接続のための導電体用の隙間を残して、
互いに隣接して基板表面上に並べられている。チップの
接点は、直接ワイヤボンディング（チップの接点と基板
の接点の間をワイヤでつなぐこと）によって基板の接点
に電気的に接続されている。それ以外には、ＴＡＢをこ
の電気的接続に用いることができる。その他には、誘電
体フィルムの無いリードフレームをこれらの電気的コネ
クタとして用いることができる。さらに他には、半導体
チップの接点アレイを基板上の接点アレイと合わせて並
べ、対応するチップと基板の接点同士を半田付けによっ
て電気的に接続する、フリップ・チップ・コンフィギュ
レーションにより半導体チップを装着することができ
る。しかしながら電子素子の隣接配置によって得られる
配置は、最も集積された構成とはいえない。
【０００５】半導体チップの最も集積されたパッキング
構成は、特にＤＲＡＭ、ＳＲＡＭ、フラッシュＥＥＰＲ
ＯＭ等のメモリチップについては、半導体チップの積層
体を構築することによって得られる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、集積
回路チップ、導体被覆された誘電体基板等をパッケージ
ングするための新規で改良された電子素子パッケージン
グ構造を提供することである。
【０００７】本発明の別の目的は、電子素子の側端にお
ける多数の接点を短いワイヤを用いてボンディングする
ことによって電気的に接続するための、電気的相互接続
手段を有する構造を提供することである。
【０００８】本発明のさらに別の目的は、半導体メモリ
チップの入出力を予め対称的に配置して２個以上のチッ
プをパッケージングした構造により既に集積度が増して
いるチップに対して、電子素子パッケージング構造を提
供することである。
【０００９】
【課題を解決するための手段】本発明の態様を広く述べ
るならば、電子素子及びリードフレームを収容するパッ
ケージング構造であるといえる。電子素子は、その側端
に複数の接点を有している。電子素子は、リードのいく
つかがその電子素子の下に延びているようにリードフレ
ーム上に設置される。リードの末端は、電子素子の接点
を有する側端に近接して設置される。
【００１０】本発明の態様をより特定すると、複数の電
子素子を積層に設置することにより何倍にも集積された
メモリ構造であって、各電子素子は少なくとも１個の接
点を設けた側端を有し、それら電子素子は、電子素子積
層体の少なくとも１側面に沿って階段状表面を形成する
ことによって各電子素子側端上の接点を露出させるよう
に配置されている。積層体は、その電子素子の階段状積
層体の下にリードの少なくとも一部が延びているよう
に、リードフレーム上に設置される。積層体の電子素子
上の接点とリードフレーム上の選択されたリードとの間
が電気的に接続される。
【００１１】
【実施例】図１は、パッケージング構造の平面図であ
り、集積回路チップ２はその周辺６に沿って複数の接点
４を有している。チップ２は、複数のリード１０を有す
るリードフレーム８に電気的に接触して設置されてい
る。リード１０の末端１２は、ワイヤボンド１４によっ
て接点４に電気的に接続されている。ワイヤボンド１４
は、汎用的な手段（例えば、ワイヤボンディング、熱圧
縮ボンディング、超音波ボンディング等）を用いて作ら
れる。リードフレーム８は金属層から形成され、その中
にリード１０を形成するための開口１６が設けられてい
る。リードを構造的に一体化するために、バー１８（本
明細書中では、ダム・バーとも呼ぶ）によりリード間を
結合している。このバー１８は、外郭２０で示される保
護用の誘電材料の流出を防ぐバリヤの役割もある。誘電
体は、典型的にはエポキシであり、チップの接点パッ
ド、ワイヤボンド１４、及びリード１０の内側末端１２
を周囲から絶縁している。それぞれのリードは、外側末
端２２を有している。各外側末端２２は、プリント回路
基板や導体被覆セラミック基板上の接点等の他のパッケ
ージング段階へ電気的に接続される。リードフレーム上
のチップは、破線２４に沿ってリードフレーム材から切
り取った後に実装される。バー１８は、リードの外側末
端２２同士を絶縁するため、隣接するリードの間が切り
取られる。
【００１２】図２は、図１の構造の側面図である。
【００１３】図３は、リードフレームに電気的に接続さ
れ装着されている電子素子の平面図である。リードフレ
ームは、電源もしくは接地バスである２６、２８を有し
ている。図４は、図３の構造の側面図である。図１から
図４までに共通な全ての符号は同じものを示している。
【００１４】電子素子の接点４は、ワイヤボンド１４に
よって電源もしくは接地バスである２６もしくは２８に
接続されている。
【００１５】図５は本発明による構造の平面図であり、
電子素子がリードフレーム上に設置されている。電子素
子は好適には半導体チップであるので、電子素子が半導
体チップであるものとしてこの構造を記述するが、この
構造はそれに限定されるものではない。チップ３０は、
リードフレーム３２と電気的に接続されて設置されてい
る。リードフレーム３２は、図１のリードフレーム８と
同様に汎用的な方法により作られる。好適には、リード
フレーム３２とチップ３０との間に誘電体接着層３４を
介在させる。誘電体接着層３４は、図５の構造の概略斜
視図である図９に示されている。図５、図６、及び図９
に共通な符号は、同じものを示している。図１と図５に
共通な符号は、同じものを示している。チップ３０は２
列の接点を有し、それらはチップ３０の側端３５上にあ
る。これらの多数のチップ接点をリードフレーム３２の
リードの内側末端にワイヤボンドで接続するために、チ
ップ３０の側端３８の方にあるリード３６は、チップ３
０の下を通って延びている。リード３６の末端４０は、
チップ３０の側端３５を越えて出ている。末端４０は、
好適にはワイヤによってパッド４４等のチップの内側の
列の接点と接続される。もし図１に示した型のリードフ
レームを用いたならば、チップ接点の内側の列４４につ
いては、チップ側端３８に近いリード末端と接続するた
めに長いワイヤが必要となるであろう。ワイヤボンド用
のワイヤは絶縁されていないので、そのような長いワイ
ヤでは互いに短絡してチップ・パッケージの不良の原因
となる可能性が大きい。さらにそのようなワイヤは、薄
い導電体の特徴である大きなインダクタンスを有してい
る。リード３６のチップ３０の下を通っている部分は、
図５に点線で描かれている。図９は、図５の構造の概略
を示した斜視図であり、リードフレームからリードを剥
ぎ取ったものである。
【００１６】図７は、本発明の他の実施例を示したもの
である。図７のリードフレーム５４はさらに、電源もし
くは接地バスである５０、５２を設けている。図７と図
８に共通な全ての符号は同じものを示している。図７で
は、ワイヤボンド５６がチップ接点パッド５８を電源も
しくは接地バスである５０へ接続し、ワイヤボンド６０
がチップ接点パッド６２を電源もしくは接地バスである
５２へ接続している。
【００１７】図１０は、図５及び図７で用いられたリー
ドフレームに２個のチップ７０、７２を積層して配置し
た平面図である。それぞれの電子素子７０、７２は、ど
の様な型式の電子素子でもよく、例えばプリント回路基
板や導体被覆セラミック基板など導電性のラインを有す
る誘電材料や、半導体チップ等の集積回路チップでもよ
い。好適には電子素子は、シリコンチップ及びガリウム
ヒ素チップ等の半導体チップがよい。各電子素子は、隣
接する素子から距離７４だけその側端をずらして隣接す
る素子上に積層されている。素子７０は、少なくともそ
の側端７８に少なくとも１個の接点７６を有している。
素子７２は、その側端８６の近傍に少なくとも１個の接
点８４を有している。図１１は、図１０の構造の側面図
である。図１２は、図１０の構造の概略斜視図である。
図１３は、電子素子積層体９１を除いた図１０の構造の
リードフレームの平面図である。図５、図１０、図１
１、図１２、及び図１３に共通の全ての符号は同じもの
を示している。
【００１８】チップ積層体９１は、リードフレーム９１
上に設置されている。リードフレーム９２は複数の開口
９４を有し、それによってリード外側末端９６が決めら
れる。リード外側末端は、ダム・バー９８によって結合
されているが、これは前記のようにリード外側末端を分
離するために切り取られる。複数のリード外側末端があ
るが、そのいくつか１００は、チップ積層体９１の下に
延びている。リード１００の内側部分は、点線１００′
で示されるようにチップ積層体９１の下にある。リード
１００の内側末端は、チップ７０の側端７８において、
ワイヤボンド１０４によりチップ７０のチップパッド１
０６に接続される。チップ７２の角１０８の近傍には、
複数の内側リード１１０があるが、これらはチップ積層
体の下に張り出していない。チップ７０の角１１２の近
傍には、対応する複数のリード１１４があるが、これら
もチップ積層体の下に張り出してはいない。
【００１９】図１０の構造は、好適には２つのメモリチ
ップを収容する倍密度メモリに対して有用である。チッ
プの下に張り出しているリードは、例えば電源、接地、
アドレス、制御ライン等のチップ間に共通な接続を形成
する手段となり得る。内側リード１１０及び１１４は、
２個のチップに共通ではなく、２個のチップが同時にア
クセスされる場合のデータビット等の独自のラインや、
１個のチップのみがイネーブルされる場合のチップ・イ
ネーブル・ラインを形成するために使用される。後者の
場合、データラインは共通となる。このような独自のリ
ードは、リード１１６及び１１８のように複数のリード
の内部にあってもよい。
【００２０】図１０の構造は、チップ積層体９１に垂直
でかつ中心にある軸について回転対称であることがわか
る。これは、好適例である独立したチップ７０と７２が
相補的関係にあるためである。リードフレームの必要性
を理解するために、３つの種類のＩ／Ｏ（入出力）機能
を検討する。即ち、独立したＩ／Ｏ、共通のＩ／Ｏ、共
通であるが他の共通Ｉ／Ｏと混成できるものの３種類で
ある。各チップに独自のＩ／Ｏパッド（チップへの同時
アクセス用のデータラインやチップ・イネーブル・ライ
ン等）は、リードフレームの端に置かれることが望まし
い。が、リード１１６と１１８のようにリードフレーム
内部に置いてもかまわない。アドレス・ストローブ等の
２個のチップに共通のＩ／Ｏパッドは、リードフレーム
の中央に置く。残りのＩ／Ｏパッド、即ち２個のチップ
に共通であるが相互に換えられる、例えばアドレスビッ
トなどであるが、これらは中央リードと独自リードの間
に置かれる。電源パッド及び接地パッドは、あたかも混
成することのできる共通Ｉ／Ｏであるかのように取り扱
われる。チップとリードフレームはどちらも同じ対称性
を有している。
【００２１】リードフレーム９２は前記の通り回転対称
であるが、特定のリード機能を割当て易いようにワイヤ
ボンドのパターンを非対称にすることも可能である。例
えば、空間的余裕があれば第１のワイヤボンドパッド
を、下層チップの第１のリードと上層チップの第２のリ
ードへ接続してもよい。
【００２２】リードフレームは、チップ積層体９０の構
造的支持を強化するために用いられる支持パッド１２０
と１２２を有している。米国特許出願第０７／７６０，
０３８号の記載には階段状チップ積層体とその製造方法
が示されているが、当該出願は本発明の出願人に譲渡さ
れているので、ここに参照することにより本発明に含ま
れるものとする。
【００２３】図１２は、図１０の構造の斜視図である。
図１０、図１２、図１３に共通な符号は同じものを示し
ている。チップ７０と７２の間には誘電体接着層１２２
が介在し、チップ７０とリードフレーム９２の間には誘
電体接着層１２４が介在する。図１３は、図１０のリー
ドフレーム９２からチップ積層体を除いたものである。
支持パッド１２０及び１２２は、それぞれリードフレー
ム部材１３２及び１３４によってリードフレーム９２の
本体１３０につながっている。
【００２４】総括すると、少なくとも一部のリードを電
子素子（もしくは積層体）の下に延ばすことによって、
電子素子接点の電気的接続を行う新規で改良されたリー
ドフレームが開示された。
【００２５】
【発明の効果】本発明における、チップもしくはチップ
積層体の下に延びているリードによって、例えばメモリ
素子におけるアドレスや制御ライン等の、電子素子同士
の間での共通の接続が可能になる。しかもそれが第１段
階のパッケージング構造の中で実現されるので、電子シ
ステムの全体的な密度が向上することになる。リードフ
レーム自体は、そのモジュールの試験及びバーン・イン
を可能にし、またモジュールの半田付け及び次の段階の
パッケージングである回路カードを簡便にする手段を提
供する。
【図面の簡単な説明】
【図１】周囲に接点を有し、ワイヤによりリードフレー
ムに接続された電子素子の平面図である。
【図２】図１の構造の側面図である。
【図３】周囲に接点を有し、ワイヤにより電源と接地バ
スを有するリードフレームに接続された電子素子の平面
図である。
【図４】図３の構造の側面図である。
【図５】本発明によるパッキング構造の平面図であり、
１側端に接点を有する電子素子を有し、それらの接点が
リードフレーム上のリードに接続されており、リードの
いくつかは電子素子の下に延びている。
【図６】図５の構造の側面図である。
【図７】本発明によるパッキング構造の平面図であり、
１側端に接点を有する電子素子を有し、それらの接点が
電源と接地バスを有するリードフレーム上のリードに接
続されており、リードのいくつかは電子素子の下に延び
ている。
【図８】図７の構造の側面図である。
【図９】図５の構造の概略斜視図である。
【図１０】本発明による構造の平面図であり、２個の電
子素子が互いの片面を積層され、電子素子積層体の下に
一部が延びているリードを有するリードフレーム上に設
定されている。
【図１１】図１０の構造の側面図である。
【図１２】図１０の構造の概略斜視図である。
【図１３】電子素子を除いた図１０のリードフレームの
平面図である。
【符号の説明】
１０ リード １２ リード内側末端 １４ ワイヤボンド １８ バー（ダム・バー） ２２ リード外側末端 ３０ チップ ３２ リードフレーム ３４ 誘電体接着層 ３６ リード ３８ チップ側端 ４０ リード末端 ４４ チップ接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/07 25/18 (72)発明者 ポール・ウィリアム・コテウス アメリカ合衆国10598 ニューヨーク州、 ヨークタウンハイツ、クィンラン・ストリ ート 2742

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】電子素子と、 リードフレームとを有し、 前記電子素子は、前記リードフレーム上に設置され、 前記リードフレームは、複数のリードを有し、 前記電子素子は、該電子素子の側端近傍に複数の接点を
    有し、 前記複数のリードの一部は、前記電子素子の下に設置さ
    れており、 前記接点を前記リード末端へ電気的に接続するための手
    段とを有する、 構造。
  2. 【請求項２】前記手段が、前記接点と前記リード末端と
    を接続するワイヤである請求項１に記載の構造。
  3. 【請求項３】前記リードの別の部分が前記側端に向かっ
    て延びており、該リードの該別の部分は、前記電子素子
    の下に延びていない請求項１に記載の構造。
  4. 【請求項４】前記電子素子が、半導体チップ、プリント
    回路基板、回路化ガラス基板、回路化セラミック基板、
    及び回路化高分子基板からなるグループから選択される
    請求項１に記載の構造。
  5. 【請求項５】前記リードフレーム上に、複数の電子素子
    が積層体として設置される請求項１に記載の構造。
  6. 【請求項６】前記積層体中の前記複数の電子素子のそれ
    ぞれが互いに隣接して設置されて、接点側端を有する積
    層体を形成し、少なくとも１個の電子素子の接点が該接
    点側端において各電子素子の上に露出するように置かれ
    ている請求項５に記載の構造。
  7. 【請求項７】前記積層体の各電子素子の間に接着剤を含
    む請求項６に記載の構造。
  8. 【請求項８】前記電子素子が、メモリ集積回路チップで
    ある請求項６に記載の構造。
  9. 【請求項９】前記積層体中に２個のメモリ・チップがあ
    り、該メモリ・チップが、該メモリ・チップに垂直な軸
    について回転対称な出力を有する請求項８に記載の構
    造。
  10. 【請求項１０】前記リードフレーム上に置かれた第１の
    メモリ・チップ及び該第１のメモリ・チップ上に置かれ
    た第２のメモリ・チップがあり、該第１のメモリ・チッ
    プは、第１の複数の接点を該第１のメモリ・チップの第
    １の側端近傍に有し、該第２のメモリ・チップは、第２
    の複数の接点を該第２のメモリ・チップの第２の側端近
    傍に有し、該第１の側端と該第２の側端とは、前記積層
    体の対向する側端上にある請求項９に記載の構造。
  11. 【請求項１１】前記電子素子が、回路化された誘電体基
    板である請求項１記載の構造。
  12. 【請求項１２】基板接点を有する基板を含み、前記リー
    ドは外側末端を有し、該外側末端は該基板接点に電気的
    に接続されている請求項１に記載の構造。
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